JPS6154236B2

JPS6154236B2 -

Info

Publication number: JPS6154236B2
Application number: JP55065664A
Authority: JP
Inventors: Atsushi Imai
Original assignee: Roland Corp
Current assignee: Roland Corp
Priority date: 1980-05-17
Filing date: 1980-05-17
Publication date: 1986-11-21
Also published as: JPS56161594A

Description

【発明の詳細な説明】この発明は鍵盤装置を備えた電子楽器におい
て、鍵の押下速度に応じて楽器が発音する楽音の
音量を制御するためのタツチコントロール装置に
係り、特に、唯一のタツチカウンタを用いて鍵の
跳躍時間をデイジタル量として検出記憶するよう
にしたタツチコントロール装置に関するものであ
る。

自然楽器のピアノにより発音される楽音の振幅
は鍵の跳躍時間の２乗に反比例することが知られ
ており、演奏者はこの特性を巧みに活用した鍵操
作により、指先でもつて音高と同時に音量を調節
して音楽上の繊細な表現を行うことができるもの
である。

近年、電子楽器の分野でもピアノと同等の音楽
上の表現力を持つ電子ピアノが提案されており、
かかる電子ピアノでは、自然楽器のピアノと同様
に、鍵の跳躍時間と特定の関数関係を保つて、音
量の変化する楽音を生成することが要請されてい
る。この要請に応えるべく、従前の電子楽器で
は、鍵盤の跳躍時間と特定の関数関係を持つアナ
ログ電圧を出力するタツチセンサを各鍵に対応さ
せて鍵の数だけ配設することがしばしば行われて
いた。

しかし、このように多数のタツチセンサを配設
して成る従前のタツチコントロール装置は、各タ
ツチセンサごとにアナログ電圧を蓄積保持するた
めのコンデンサが必要となるので、構成が複雑で
高価となり、しかも、信頼性が低下するという欠
点を伴つていた。

更に、各鍵とタツチセンサ間を結ぶ多数の配線
と、多数のタツチセンサの調整とを必要とするの
で、製造工程、調整工程が共に煩雑になるという
難点もあつた。

そこで、上記の欠点と難点を緩和すべく、各鍵
に割当てられたタツチセンサをデイジタルカウン
タでもつて構成することも提案されているが、該
提案のように多数のデイジタルカウンタを配設す
ることは装置を集積回路化した場合に半導体基板
上に広い面積を占めることとなり、集積回路化に
適さないという不利点があつた。

この発明の目的は上記従来技術に基づくタツチ
センサの構成上の問題点に鑑み、唯一のタツチカ
ウンタを時分割で各鍵に割当てて各鍵の跳躍時間
をデイジタル量でもつて計数するとともに、該計
数動作を後続するキーアサイナの１マシンサイク
ルのうち、バスラインが不使用状態となる基本状
態サイクルの期間に限つて間歇的に行わせること
により、従来技術の欠点を除去し、難点を解消す
るのみならず不利点をも克服した優れたタツチコ
ントロール装置を提供せんとするものである。

上記目的に沿うこの発明の構成は、鍵の跳躍状
態を検出するタツチレスポンサ、典形的には、タ
ツチスイツチを各鍵に対応して配設し、デコーダ
を設けて上記タツチスイツチの各々にキーパルス
を分配供給し、タツチデータメモリを設けて上記
キーパルスの分配供給に同期させて該キーパルス
の供給を受けたタツチスイツチに係る鍵に割当て
られたアドレスに記憶されているデイジタル量の
タツチデータを読み出し、更に、タツチカウンタ
を設けて上記タツチデータメモリから読み出され
たタツチデータに対して前記キーパルスの供給を
受けたタツチスイツチが跳躍状態にあるときに限
り、１を加算した後これを再び上記タツチデータ
メモリの該データが読み出されたアドレスに記憶
させることにより、該タツチデータメモリの各ア
ドレスには、各鍵が押下された際の跳躍時間をデ
イジタル量で表わすタツチデータが記憶されるよ
うにし、更に、上記加算及び記憶更新処理を、後
続するキーアサイナの１マシンサイクルのうち、
バスラインが不使用状態となる基本状態サイクル
の期間に限つて間歇的に行わせることにより、前
記加算及び記憶更新処理の速度を犠性にすること
なくキーアサイナを接続できるようにしたことを
要旨とするものである。

この発明の一実施例の構成及び動作を第１図〜
第６図を参照しつつ説明すれば以下の通りであ
る。

第１図はこの発明の一実施例であるタツチコン
トロール装置の構成を示すブロツク図である。

同図において、１は周期１μｓ程度の矩形波を
発振するクロツクパルスジエネレータ、２は該ジ
エネレータに接続されたデバイダ、３ａは該デバ
イダの最小桁（LSB）の出力端子に接続されたク
ロツクパルス供給線、３ｂは該デバイダの下第２
桁の出力端子に接続されたマシンサイクル信号
線、４は該デバイダの下第３桁〜最大桁
（MSB）の出力端子の各々に接続されたアドレス
信号線、５はデコーダであり、そのアドレス端子
はアドレス信号線４に接続され、更に、該デコー
ダの出力端子の各々は各鍵に連動するタツチスイ
ツチの可動接点c₁，c₂……に接続される。

該タツチスイツチの各々のブレーク接点b₁，b₂
……及びメーク接点m₁，m₂……はそれぞれブレ
ークバスバー６及びメークバスバー７に接続され
る。８はタツチデータメモリである。

９はタツチカウンタであり、その入出力端子
DI₀〜DI₆、DO₀〜DO₆とタツチデータメモリの入
出力端子DI′₀〜DI′₆、DO′₀〜DO′₆は相互に接続さ
れる。

該タツチカウンタ９のカウントパルス端子CP
はナンドゲート１０ａの出力端子に接続され、該
ナンドゲートの一つの入力端子はメークバスバー
７に、他の一つの入力端子はインバータ１１ａを
介してナンドゲート１０ｂの出力端子に、更に、
残りの入力端子はナンドゲート１２の出力端子に
それぞれ接続される。そして、ナンドゲート１０
ｂの二つの入力端子はそれぞれクロツクパルス供
給線３ａ及びマシンサイクル信号線３ｂに接続さ
れ、更に、ナンドゲート１２の入力端子の各々は
タツチカウンタ９の入力端子DI₀〜DI₆にそれぞれ
接続される。該タツチカウンタ９のロード端子
LDはナンドゲート１０ｃの出力端子に接続さ
れ、該ゲート１０ｃの一つの入力端子はインバー
タ１１ｂを介してマシンサイクル信号線３ｂに、
また、他の一つの入力端子はクロツクパルス供給
線３ａに接続される。更に、該カウンタ９のクリ
ア端子CLはブレークバスバー６に接続される。

前記タツチデータメモリ８の入力端子OI′₇及び
ライト端子WRはそれぞれ、メークバスバー７及
びナンドゲート１０ｂの出力端子に接続される。

更に、該メモリ８の出力端子DO′₀〜DO′₇には
キーアサイナ１５に至るタツチデータ信号線１３
及び押鍵完了信号線１４が接続される。

１６はデイジタルマルチプレクサであり、一つ
の入力端子群はアドレス信号線４に接続され、他
の一つの入力端子群はキーアサイナ１５からの選
択アドレス信号線１７に接続される。

更に、該マルチブレクサの出力端子群はタツチ
データメモリ８のアドレス信号端子に、また、切
換制御端子１６ａはクロツクパルス供給線３ａに
それぞれ接続される。

第２図〜第５図は第１図に示す構成における要
部波形のタイムチヤートであり、図中左端の符号
で指示される波形は第１図において該符号と同一
の符号が矢印とともに付された部位の波形を示す
ものである。

先ず、すべての鍵が離鍵されている状態の動作
を第１図と第２図を参照しつつ説明すれば以下の
通りである。

第１図の構成において、クロツクパルスジエネ
レータ１からパルス列の供給を受けて、デバイダ
２はクロツクパルス供給線３ａに対して第２図Ｂ
に示すようなクロツクパルスを供給するととも
に、これを分周し、マシンサイクル信号線３ｂに
は、第２図Ｃに示すようなマシンサイクル信号を
供給する。

更に、上記デバイダ２はアドレス信号線４の
各々に対して64鍵を６ビツトの２進数で表わした
アドレス信号を供給する。而して、最小桁
（LSB）のアドレス信号が第２図Ａに示す波形と
なるようなアドレス信号がアドレス信号線４を通
じてデコーダ５及びタツチデータメモリ８のアド
レス端子に対して同時的に供給される。該アドレ
ス信号に応答して、デコーダ５は各鍵に対応して
配設されたタツチスイツチの各可動接点c₁，c₂…
…に対して順次、かつ、択一的に「０」を分配供
給する。

いま、全部の鍵が離鍵状態であると、すべての
可動接点c₁，c₂……はブレーク接点b₁，b₂……に
接触しているので、上記可動接点c₁，c₂……に分
配供給された「０」は順次、かつ、択一的にブレ
ークバスバー６に出力され、タツチカウンタ９の
クリア端子CLに供給される。而して、該カウン
タのクリア端子CLは第２図Ｈに示すように連続
的に「０」のクリアパルスが供給されて接地電位
に保たれる。このとき、いずれの可動接点c₁，c₂
……もメーク接点m₁，m₂……に接触していない
ので、メークバスバーには、第２図Ｆに示すよう
に連続的に「１」が供給され、該「１」はナンド
ゲート１０ａの一つの入力端子にも供給される。

一方、タツチデータ信号線１３を通じてナンド
ゲート１２のすべての入力端子に「１」が供給さ
れない限り、該ナンドゲート１２は第２図Ｅに示
すように「１」を出力し、該「１」はナンドゲー
ト１０ａの他の一つの入力端子に供給される。

而して、該ナンドゲート１０ａの出力はインバ
ータ１１ａの出力、即ち、ナンドゲート１０ｂの
出力により支配されることとなる。

ところで、該ナンドゲート１０ｂは二つの入力
端子のそれぞれに第２図Ｂ及びＣに示すようなク
ロツクパルスとマシンサイクル信号の供給を受け
て₀〓₁で規定されるパルス列を出力し、該パル
ス列をインバータ１１ａでもつて反転して得られ
るパルス列により支配されるナンドゲート１０ｂ
の出力は、結局、₀〓₁で規定されることとな
り、第２図Ｇに示すようなカウントパルスがタツ
チカウンタ９のカウントパルス端子CPに供給さ
れる。

更に、該タツチカウンタ９のロード端子LDに
は、ナンドゲート１０ｂの出力端子から第２図Ｄ
に示すように、₀〓₁で規定されるロードパルス
が供給される。

一方、上記の動作に際して、タツチデータメモ
リ８のアドレス端子には、デコーダ５のアドレス
端子に供給されているアドレス信号と全く同一の
アドレス信号が供給されるので、該メモリは該デ
コーダから各タツチスイツチの可動接点に対する
「０」の分配供給に同期して各タツチスイツチに
係る各鍵に固定的に割当てられたアドレスを選択
する。

更に、該メモリのライト端子WRには、ナンド
ゲート１０ｂを通じて第２図Ｉに示すようなライ
トパルスが供給される。

例えば、先ず、第２図ａに示すＣのアドレス信
号により、Ｃの鍵に連動するタツチスイツチの可
動接点c₁に「０」が供給されると同時に、同図ｂ
に示すように、アドレス信号を４等分するクロツ
クパルスの第２拍目の期間でタツチカウンタ９は
同図ｃに示すようなロードパルスを受けて、タツ
チデータメモリ８から読み出されるタツチデータ
をロードする。

そして、デイジタルマルチプレクサ１６の切換
制御端子１６ａには、第２図Ｂに示すようなクロ
ツクパルスが供給されており、該パルスが「１」
となる第２拍目と第４拍目の期間では、デバイダ
２からアドレス信号線４を通じてタツチデータメ
モリ８に対してアドレス信号が供給され、一方、
クロツクパルスが「０」となる第１拍目と第３拍
目の期間では、キーアサイナ１５から選択アドレ
ス信号線１７を通じて該メモリ８に対して選択ア
ドレス信号が供給される。

而して、前述のようにＣのアドレス信号の期間
であつて、しかも、タツチカウンタ９がロードパ
ルスの供給を受ける期間では、タツチデータメモ
リ８にはＣの鍵に割当てられたアドレス信号が供
給されることとなるので、該メモリ９からはＣの
鍵に関するタツチデータが読み出されて、タツチ
カウンタ９にロードされる。

続いて、第２図ｄに示すようにＣの鍵に割当て
られたアドレスの期間中の第４拍目の期間で該タ
ツチカウンタ９はカウントパルスの供給を受け
て、すでにロードされているＣの鍵に関するタツ
チデータに１を加算するわけであるが、上記の動
作状態では、第２図ｅに示すように、該カウンタ
９のクリア端子CLにクリアパルスが連続的に供
給されているので、ロードされたタツチデータに
はクリアされて０となり、結果的に加算処理は行
われない。

そして、このとき同時に、第２図ｆに示すよう
に、Ｃのアドレス信号の期間中の第４拍目の期間
でタツチデータメモリ８にライトパルスが供給さ
れるので、該メモリ８はタツチカウンタ９にロー
ドされ、クリアされて０となつたＣの鍵に関する
タツチデータを該鍵に割当てられたアドレスに再
び記憶する。

而して、アドレス信号により選択されたタツチ
スイツチに係る鍵が離鍵状態である場合には、タ
ツチカウンタ９にクリアパルスが供給されるの
で、タツチデータはクリアされ、タツチデータメ
モリ８の該鍵に割当てられたアドレスにはタツチ
データとして０が記憶されるものである。

以下同様の動作を各鍵について順次、かつ、択
一的に繰返しつつ唯一のタツチカウンタ９を時分
割で各鍵に割当てて各タツチスイツチの跳躍時間
を計数することにより、タツチデータメモリ８の
各アドレスには、該アドレスの各々に対応する鍵
に関するタツチデータが記憶されるのであるが、
上記の動作例ではすべての鍵が離鍵されているの
で、第２図Ｊに示すように、各鍵に割当てられた
アドレス信号の期間中の第２拍目と第４拍目の期
間におけるタツチカウンタ９の動作モードはクリ
アモードとなり、すべてのタツチデータは０とな
る。

次に、Ｃの鍵のみが押鍵されている状態の動作
を第１図と第３図を参照しつつ説明すれば以下の
通りである。

第３図Ａ〜Ｇに示す波形は第１図Ａ〜Ｇに示し
た波形と同一である。いま、デコーダ５がＣの鍵
に割当てられたアドレス信号を受けて「０」をＣ
の鍵に連動するタツチスイツチの可動接点c₁に分
配供給すると、該可動接点はＣの鍵の押鍵開始に
伴つて跳躍を開始し、ブレーク接点b₁を離れてい
るので、Ｃの鍵に割当てられたアドレス信号の期
間でブレークバスバー６が「１」となり、第３図
ｇに示すように、タツチカウンタ９のクリア端子
CLに「１」が供給される。而して、該期間で
は、該カウンタはクリアされることなく、加算処
理を行う。即ち、第３図ｃに示すようなＣの鍵に
割当てられたアドレス信号の期間を４等分するク
ロツクパルスの第２拍目の期間でタツチカウンタ
９はタツチデータメモリ８からＣの鍵に関するタ
ツチデータを読み出してロードし、更に、ナンド
ゲート１０ａの前記同様の動作により、カウント
パルス端子CPに第３図ｄに示すようにＣの鍵に
割当てられたアドレス信号の期間中の第４拍目の
期間でカウントパルスを受けて、該カウンタにロ
ードされたＣの鍵に関するタツチデータに１を加
算するものである。

このようにして、タツチカウンタ９は第３図ｈ
に示すようにアドレス期間中の第４拍目の期間で
インクリメントモードで動作する。

続いて、タツチデータメモリ８が第３図ｆに示
すようなライトパルスを受けて、１を加算されれ
たＣの鍵に関するタツチデータを再度記憶する動
作は前記０のタツチデータを記憶する場合と同様
である。更に、後続する他のタツチスイツチに対
するデコーダ５による「０」の分配供給に際して
は、他の鍵がすべて離鍵されているので、タツチ
カウンタ９がクリアされることとなり、タツチカ
ウンタ９はクリアモードで動作する。

そして、第３図ｉに示すように、デコーダ５に
よる「０」の分配供給が一巡して、再度、可動接
点c₁に「０」が供給されると、全く同様の動作に
より、第３図ｊに示すようにタツチカウンタ９は
インクリメントモードで動作し、Ｃの鍵に関する
タツチデータに再度１を加算する。このようなイ
ンクリメントモードの動作が可動接点c₁の跳躍期
間について繰返し行われることにより、タツチデ
ータメモリ８のＣの鍵の割当てられたアドレスに
は、該鍵の跳躍時間を表わすタツチデータがデイ
ジタル符号として記憶されるものである。

続いて、Ｃの鍵の押鍵が完了した状態の動作を
第１図と第４図を参照しつつ説明すれば以下の通
りである。

第４図Ａ〜Ｅに示す波形は第２図Ａ〜Ｅに示し
た波形と同一である。

Ｃの鍵の押鍵が完了した状態では、可動接点c₁
が跳躍を完了してメーク接点m₁に接触する。而
して、デコーダ５から該可動接点c₁に分配供給さ
れた「０」はメークバスバー７を通じてナンドゲ
ート１０ａの一つの入力端子に供給されるので、
Ｃの鍵に割当てられたアドレス信号の期間では、
第４図ｋに示すように、該ナンドゲート１０ａの
一つの入力端子が「０」となり、同図１に示すよ
うに、タツチカウンタ９のカウントパルス端子
CPには「１」が継続的に供給される。

一方、このとき、該可動接点c₁はブレーク接点
には接触していないので、該可動接点c₁に分配供
給された「０」はブレークバスバー６に出力され
ることはなく、第４図ｇに示すように、タツチカ
ウンタ９のクリア端子CLには「１」が供給され
ている。したがつて、タツチカウンタ９は前記同
様に第４図ｃに示すロードパルスを受けて、タツ
チデータメモリ８からＣの鍵に関するタツチデー
タを読み出してロードするのであるが、カウント
パルスを受けることがなく、しかも、クリアパル
スも受けないので、ロードされたタツチデータに
１を加算することなく、そのまま保持する。そし
て、前記同様に、タツチデータメモリ８は第４図
ｆに示すライトパルスを受けてタツチカウンタ９
に保持されたタツチデータを再度記憶する。

このとき同時に、メークバスバーに供給されて
いる「０」はタツチデータメモリ８の入力端子
DI′₇にも供給されているので、ライトパルスを受
けた該メモリはＣの鍵に割当てられたアドレスの
第８ビツトに押鍵完了状態を表わすフラグ「０」
を記憶する。Ｃの鍵が離鍵されることなく、押鍵
完了状態が継続している場合には、第４図ｍに示
すように、一巡後のＣの鍵に割当てられたアドレ
ス信号の期間で前記同様の動作が繰返される。

このようにして、押鍵が完了すると、カウント
パルスの供給が断たれ、しかも、クリアされるこ
ともないので、タツチカウンタ９はアドレス期間
中の第４拍目の期間で、第４図ｎ、_０に示すよう
にノーチエンジモードで動作し、タツチデータを
そのまま通過させて、タツチデータメモリ８に記
憶させる。

かくして、例えば、Ｃの鍵の押鍵が開始される
と、タツチカウンタ９はインクリメントモードで
動作し、Ｃの鍵に関するタツチデータに対してＣ
の鍵に割当てられたアドレス信号の期間ごとに、
１を加算してタツチデータメモリ８の該鍵に割当
てられたアドレスに記憶させることにより、可動
接点c₁の跳躍時間に応じて該鍵に関するタツチデ
ータを増加させ、更に、該鍵が押鍵完了状態とな
ると、タツチカウンタ９はノーチエンジモードで
動作し、前記可動接点c₁の跳躍時間の終了時点に
おけるｃの鍵に関するタツチデータをタツチデー
タメモリ８の該鍵に割当てられたアドレスに記憶
させるとともに、該アドレスに押鍵完了信号をも
記憶させることができるものである。

次に、Ｃの鍵を極めて緩速度で押下した場合の
動作を第１図と第５図を参照しつつ説明すれば以
下の通りである。

第５図において左半面はＣの鍵が押鍵状態にあ
る場合の要部波形を示しており、第３図に示す波
形とＥ，Ｇ以外は同一である。

第３図を参照して説明したようにＣの鍵が押鍵
状態にあるときは、タツチカウンタ９は第５図ｈ
に示すように、インクリメントモードで動作し、
Ｃの鍵に関するタツチデータは該鍵の跳躍期間中
直線的に増加する。

しかるに、タツチカウンタ９及びタツチデータ
メモリ８は接点跳躍時間の実用的分解能の観点と
回路素子の標準化の観点から、通常、一つのアド
レスに対する記憶内容が８ビツトとなるように構
成されており、そのうち１ビツトの（DI′₇，
DO′₇）は押鍵完了信号に割当てられるので、鍵の
跳躍時間を表わすタツチデータは７ビツトで構成
されることとなり、タツチカウンタ９も最大７ビ
ツトの２進数を計数することになる。

而して、例えば、Ｃの鍵が緩速度で押下され
て、タツチカウンタ９が長時間、インクリメント
モードに保たれると、アドレス信号が127巡し、
第５図ａに示すＣの鍵に割当てられたアドレス信
号の期間中に、同図ｐに示すような127番目のカ
ウントパルスを受けてタツチカウンタ９の内容が
127、即ち、７ビツトがすべて「１」になる。そ
して、第５図ｑに示すようなライトパルスによ
り、７ビツトがすべて「１」になつたタツチデー
タがタツチデータメモリ８に読み込まれる。

このとき、該メモリ８には、まだ、Ｃの鍵に割
当てられたアドレス信号が供給されているので、
該メモリ８の出力端子DO′₀〜DO′₆の各々には
「１」が出力される。該「１」をすべての入力端
子に受けて、ナンドゲート１２は第５図ｒに示す
ように「０」を出力するので、ナンドゲート１０
ａは、他の一つの入力端子にインバータ１１ａか
ら供給される信号に係りなく、同図ｓに示すよう
に「１」に保持される。この状態でアドレス信号
が再び一巡して第５図ｍに示すようにＣの鍵に割
当てられた128巡目のアドレス信号を受けると、
該アドレス信号の期間中の第１拍目以後の期間で
タツチデータメモリ８は出力端子DO′₀〜DO′₆の
すべてに「１」を出力するで、第５図ｔに示すよ
うに、ナンドゲートには該アドレス信号の期間中
に「０」を出力する。

而して、タツチカウンタ９は第５図ｕに示すロ
ードパルスを受けてすべてのビツトが「１」であ
るタツチデータをロードするのであるが、このと
き、同図t′に示すように、ナンドゲート１２が
「０」を出力しているので、同図ｖに示すよう
に、アドレス信号の第４拍目の期間で、該カウン
タにはカウントパルスが供給されることがなく、
しかも、同図ｗに示すように、クリアパルスも供
給されない。

したがつて、該カウンタにロードされたすべて
のビツトが「１」であるタツチデータは１の加算
を伴うことなく、そのまま保持され、同図ｘに示
すライトパルスにより、再度、タツチデータメモ
リ８に戻されて記憶される。

このようにして、第５図ｙに示すノーチエンジ
モードの動作がＣの鍵の離鍵まで繰返し続行され
て、該鍵に関するタツチデータは７ビツトがすべ
て「１」である最大値に保持されるので、押下速
度が極めて緩やかであり、鍵の跳躍時間が極めて
長い場合でも、タツチデータが一巡して０に戻る
不都合を回避できるものである。

次に、第１図〜第５図を参照しつつキーアサイ
ナ１５及びデイジタルマルチプレクサ１６の動作
を説明すれば以下の通りである。

デイジタルマルチプレクサ１６はその切換制御
端子１６ａに供給される第２図Ｂから第５図Ｂに
示すようなクロツクパルスに応答して、該パルス
が「１」の期間には、前記動作説明のように、ア
ドレス信号線４を通じてアドレス信号をタツチデ
ータメモリ８に対して供給し、クロツクパルスが
「０」の期間には、キーアサイナ１５から選択ア
ドレス信号線１７を通じて選択アドレス信号を該
メモリ８に供給する。

一方、第２図〜第５図においてＡに示されるよ
うに、デバイダ２の下第３桁の信号が特定の状態
に留つている期間、即ち、アドレス信号が特定の
アドレスを表わしている期間中に該デバイダ２の
最小桁（LSB）の信号、即ち、クロツクパルスの
状態が４回変化することにより、上記アドレスを
表わしている期間を４等分するように４拍の基準
状態期間が特定される。

而して、上記基準状態期間のうち、第１拍目と
第３拍目の期間では、キーアサイナ１５から選択
アドレス信号が、そして、第２拍目と第４拍目の
期間では、デバイダ２からアドレス信号がそれぞ
れタツチデータメモリ８に対して交互に供給され
るものである。

ところで、キーアサイナ１５にはマイクロプロ
セツサの適用が好適であり、該マイクロプロセツ
サは、命令の種類に応じていくつかのマシンサイ
クルを経て演算処理を実行し、多くの場合、１つ
のマシンサイクルは４つの基本状態期間から成
る。

そして、近年、バスラインの時分割多重使用に
よる処理の高速化を目的として第１拍目と第３拍
目の基本状態期間にデータバス、アドレスバス、
コントロールバス等のバスラインを使用してポー
トあるいはメモリとマイクロプロセツサ間のデー
タ転送を実行し、第２拍目と第４拍目の基本状態
期間では、マイクロプロセツサ内部で演算処理を
行うとともに、バスラインとマイクロプロセツサ
の接続を断つことにより、該バスラインの外部装
置あるいは他のマイクロプロセツサによる使用が
可能となるように構成したマイクロプロセツサが
多用されている。

そこで、第１図に示す構成では、各マシンサイ
クルのうち、第２拍目と第４拍目の基準状態期
間、即ち、キーアサイナ１５を構成するマイクロ
プロセツサが内部で演算処理を行つており、バス
ラインを使用していない期間を利用して、第２図
〜第５図を参照して説明したようなタツチデータ
の計数演算処理をキーアサイナ１５の外部にて行
い、更に、各マシンサイクルのうち第１拍目と第
３拍目の基準状態期間、即ち、マイクロプロセツ
サがバスラインを使用する期間では、上記タツチ
データの計数演算処理を停止させ、キーアサイナ
１５から供給される選択アドレス信号により指定
されるタツチデータメモリ８のアドレスに記憶さ
れているタツチデータと押鍵完了信号とを該キー
アサイナに対して入力するようにしたものであ
る。

続いて、キーアサイナ１５の動作を説明すれば
以下の通りである。

キーアサイナ１５は内蔵されるRAMに記憶さ
れた命令群を前記第１拍目と第３拍目の基準状態
期間にバスラインを使用して逐次内蔵されるマイ
クロプロセツサに転送し、第４拍目の基準状態期
間に上記転送された命令をデコードする命令取り
出しサイクルと、前記同様に第１拍目と第３拍目
の基準状態期間にバスラインを使用して、該転送
された命令を実行するために上記命令取り出しサ
イクルに後続されたいくつかの実行サイクルとに
従つて作動することにより、押鍵された鍵を表わ
すキーコードと該鍵に関するタツチデータと該鍵
の押鍵完了信号に基づくゲート信号とを鍵の数よ
りも相当に少ない数のシンセサイザモジユールに
対して割当てるようにしたハイトラフイツク機能
を奏するものである。

先ず、タツチデータの計数演算処理が行われて
いない基準状態期間に選択アドレス信号用出力ポ
ート１５ａから64鍵に割当てられた選択アドレス
信号を選択アドレス信号線１７に供給し、タツチ
データメモリ８の該選択アドレス信号により指定
されるアドレスの記憶内容をタツチデータ信号線
１４を通じてタツチデータ用入力ポート１５ｂに
転送する。このようなタツチデータのキーアサイ
ナへの転送はデバイダ２からアドレス信号線４を
通じてタツチデータメモリに供給されるアドレス
信号によるアドレス指定順序には関係なく、キー
アサイナ１５内の割当演算処理の順序に従つて行
われるものである。

更に、上記転送に際してのアドレス指定の歩進
速度はタツチデータの計数演算処理に際してのア
ドレス指定の歩進速度と同一ではなく、キーアサ
イナ１５内の割当演算処理の完了を待つて逐次に
選択アドレス信号が歩進されるものであるが、上
記転送の必ずタツチデータの計数演算処理の行わ
れていない基準状態期間内に行われるべく、キー
アサイナ１５のクロツクパルス端子１５ｃに対し
て上記タツチデータの計数演算処理のためのクロ
ツクパルスを供給することにより、両動作の同期
が確保される。

次に、キーアサイナ１５はタツチデータ用入力
ポート１５ｂに転送されて一時的に記憶されたタ
ツチデータと押鍵完了信号の割当演算処理を行
い、押鍵完了信号のフラグが「０」であることを
検知したときには該フラグに伴うタツチデータ
と、その時点で選択アドレス信号用出力ポート１
５ａに一時的に記憶されている選択アドレス信
号、即ち、64鍵の各々の音高を表わすキーコード
と、更に、上記フラグに基づいて生成される発音
指令としてのゲート信号とを特定のシンセサイザ
モジユールに割当てる。

かかる割当てのための論理に関しては種々のも
のが提案されており、例えば、特開昭55−25078
号には発音状態からの解放が最も古く行われたシ
ンセサイザモジユールを新たな押鍵に際して発音
状態に捕促することにより、解放されたシンセサ
イザモジユールが解放直前に発音していた楽音を
完全に減衰するまで継続して発音できる確率を増
大させるようにした割当論理に基づくキーアサイ
ナが開示されている。

上記割当演算処理の結果として、キーコード用
出力ポート１５ｄ及びタツチデータ・ゲート信号
用出力ポート１５ｅからはそれぞれ、キーコー
ド、タツチデータ及び発音指令に際して「１」と
なるゲート信号が出力され、更に、シンセサイザ
モジユールアドレス信号用出力ポート１５ｆから
は上記キーコード、タツチデータ及びゲート信号
を割当てるべきシンセサイザモジユールを指定す
るためのシンセサイザモジユールアドレス信号が
出力される。

続いて、第６図を参照しつつ上記キーアサイナ
に接続されるデータ処理部と楽音信号生成部の構
成及び動作を説明すれば以下の通りである。

第６図において、データ処理部１８はキーコー
ド用出力ポート１５ｄに接続されたキーコード用
デイジタル・アドレスコンバータ１８ａと、該コ
ンバータ１８ａに接続されたキー電圧用アナログ
マルチプレクサ１８ｂと、該マルチプレクサ１８
ｂに接続されたキー電圧用サンプリングホールド
回路１８ｃと、タツチデータ・ゲート信号用出力
ポート１５ｅのタツチデータ出力端子に接続され
たタツチデータコンバータ１８ｄと、該コンバー
タ１８ｄに接続されたタツチコード用デイジタ
ル・アナログコンバータ１８ｅと、該コンバータ
１８ｅに接続されたタツチ用アナログマルチプレ
クサ１８ｆと、該マルチプレクサ１８ｆに接続さ
れたタツチ電圧用サンプリングホールド回路１８
ｇと、タツチデータ・ゲート信号用出力ポート１
５ｅのゲート信号出力端子に接続されたゲート信
号用デイジタルマルチプレクサ１８ｈと、該マル
チプレクサ１８ｈに接続されたラツチ回路１８ｉ
とから成り、マルチプレクサ１８ｂ，１８ｆ，１
８ｈのそれぞれのアドレス端子にはシンセサイザ
モジユールアドレス信号用出力ポート１５ｆから
のシンセサイザモジユールアドレス信号線１８ｊ
が接続される。

更に、楽音信号生成部１９は１組のキー電圧用
サンプリングホールド回路１８Ｃ、タツチ電圧用
サンプリングホールド回路１８ｇ及びラツチ回路
１８ｉとに接続された鍵の数より相当に少ない数
のシンセサイザモジユール群１９ａと、該モジユ
ールの各々の楽音信号出力端子１９ｂに接続され
たミキサ１９ｅとから成る。

上記構成において、キーコード用出力ポート１
５ｄから出力されたキーコードはキーコード用デ
イジタル・アナログコンバータ１８ａに供給され
て64鍵のうち特定の鍵を表わすキーコードに対応
するアナログ量のキー電圧に変換され、キー電圧
用アナログマルチプレクサ１８ｂに供給される。

同時に、上記キーコードで表わされる特定の鍵
に関するタツチデータがタツチデータ・ゲート信
号用出力ポート１５ｅからタツチデータコンバー
タ１８ｄに供給される。

該コンバータ１８ｄは鍵の跳躍時間に比例して
直線的に増大するタツチデータを、例えば、自然
楽器のピアノにおける付勢感覚を模疑すべく、鍵
の跳躍時間の２乗に反比例するタツチコードに変
換するものである。

このようにして、特定のタツチデータに対応し
て得られるタツチコードは、タツチコード用デイ
ジタル・アナログコンバータ１８ｅに供給され
て、該タツチコードに対応するアナログ量のタツ
チ電圧に変換され、タツチ電圧用アナログマルチ
プレクサ１８ｆに供給される。

更に、タツチデータ・ゲート信号用出力ポート
１５ｅから出力されるゲート信号も同時にデイジ
タルマルチプレクサ１８ｈに供給される。

そして、このとき、キーアサイナ１５によるシ
ンセサイザモジユールの割当て論理に基づく割当
演算処理の結果、発音すべきシンセサイザモジユ
ールが特定され、該モジユールを指定するための
シンセサイザモジユールアドレス信号がシンセサ
イザモジユールアドレス信号用出力ポート１５ｆ
から前記マルチプレクサ１８ｂ，１８ｆ，１８ｈ
の各々に供給され、該マルチプレクサの各々は上
記シンセサイザモジユールアドレス信号により指
定された特定の出力端子に対して、入力されたキ
ー電圧、タツチ電圧及びゲート信号を分配供給す
る。

このようにして、特定の出力端子に分配供給さ
れたキー電圧、タツチ電圧、ゲート信号の各々は
前記シンセサイザモジユールアドレス信号によつ
て指定される特定のシンセサイザモジユール１９
ａに対応して配設されたキー電圧用サンプリング
ホールド回路１８ｃ、タツチ電圧用サンプリング
ホールド回路１８ｇ、ラツチ回路１８ｉの各々に
一旦記憶され、継続的に該特定のシンセサイザモ
ジユール１９ａに供給される。

該特定のシンセサイザモジユール１９ａは継続
的に供給されるキー電圧により特定される音高
と、タツチ電圧により特定される付勢パタンとを
有する楽音信号を、ゲート信号が供給されている
期間中、楽音信号出力端子１９ｂから出力する。

そして、同時に多数の鍵が押されている場合に
は、シンセサイザモジユールの配設数の範囲内で
多数のシンセサイザモジユールの楽音信号出力端
子から多数の楽音信号が同時にミキサ１９ｃに対
して供給され、該ミキサにより混合されて発音す
べき楽音信号が得られるものである。

かくして、楽音信号生成部１９から得られる楽
音信号の振幅を押鍵速度と特定の関数関係にある
タツチ電圧に応じて変化させることにより、鍵の
押下速度に応じて楽音の音量を調整できるもので
ある。

なお、上記実施例では、タツチレスポンサとし
て、可動接点に供給されたキーパルスをブレーク
バスバー若しくはメークバスバーに択一的に供給
するか、又は、いずれのバーにも供給しないかに
より、鍵の状態を検知するようにしたタツチスイ
ツチが採用されているが、分配供給されるキーパ
ルスに応答して各鍵の離鍵状態、押鍵状態、押鍵
完了状態を検知するためのすべての代替手段はこ
こにいうタツチレスポンサに含まれる。

以上のように、この発明はキーパルスに応答し
て各鍵の離鍵状態、押鍵状態、押鍵完了状態を検
知するタツチレスポンサ、典形的にはタツチスイ
ツチを各鍵に対応して配設し、該タツチレスポン
サの各々に対してデコーダからキーパルスを択一
的に分配供給し、該キーパルスの分配供給に同期
させて、タツチデータメモリから各鍵に関するタ
ツチデータを逐次に読み出してタツチカウンタに
供給し、該カウンタは上記分配供給されたキーパ
ルスに応答するタツチレスポンサから離鍵状態を
表わす信号を出力している場合には、タツチデー
タをクリアし、該タツチレスポンサが押鍵状態を
表わす信号を出力している場合には、タツチデー
タに特定の数値を加算し、更に、該タツチレスポ
ンサが押鍵完了状態を表わす信号を出力している
場合には、タツチデータに加算処理を行うことな
く、そのまま保持するような計数演算処理を行
い、演算結果を前記タツチデータメモリに再び記
憶させることにより、唯一のタツチカウンタを用
いて各鍵に関する跳躍時間をデイジタル量で表わ
すタツチデータの計数を行い、タツチデータメモ
リの各鍵に割当てられたアドレスには各鍵に関す
るタツチデータを記憶更新できるようにし、更
に、上記計数演算処理及び記憶更新処理を、後続
するキーアサイナの１マシンサイクルのうちバス
ラインが不使用状態となる基本状態サイクルの期
間に限つて間歇的に行わせることにより、前記計
数演算処理及び記憶更新処理の速度を犠性にする
ことなく、キーアサイナを接続できるように構成
したものである。

上記のように構成されるこの発明によれば、従
前のタツチコントロール装置のように、アナログ
電圧を蓄積保持するためのコンデンサを備えたタ
ツチセンサを鍵の数だけ配設する必要がなく、唯
一のデイジタルカウンタでもつて各鍵の跳躍時間
を時分割で計数できるので、構成が簡単で信頼性
が高く、製作作業、調整作業が極めて容易になる
という優れた効果がある。

更に、すべての回路がデイジタル回路で構成さ
れることとなるので、集積回路化に適しており、
特に、唯一のデイジタルカウンタを配設すれば足
りるので、集積回路の面積が縮小し、集積回路化
が安直にして安価に実現できるという効果もあ
る。

加えて、この発明によれば、タツチデータの計
数演算処理を、キーアサイナに内蔵されるマイク
ロプロセツサがバスラインを使用することなく、
内部で割当演算処理を実行している期間に限つて
間歇的に行うことにより、上記タツチデータの計
数演算処理と、キーアサイナによる割当演算処理
とをバスラインに生ずる必然的空時間を利用して
時分割同時進行とすることができるので、タツチ
データの計数演算処理速度を少しも犠性にするこ
となく、キーアサイナによる割当演算処理を行う
ことができるという顕著な効果がある。

しかも、タツチデータの計数演算処理における
アドレス信号の歩進速度とキーアサイナによる割
当演算処理における選択アドレス信号の歩進速度
とが相互に同期関係にある異なる速度となるよう
に構成されているので、鍵の跳躍時間の分解能を
確保するために、タツチデータの計数演算処理に
おけるアドレス信号を限界的高速度、即ち、１マ
シンサイクル単位で歩進させ、一方、割当て論理
に基づく複雑な演算処理を必要とする反面、発音
装置のレスポンスに対して相対的に高速化であれ
ば足りるキーアサイナの割当演算処理における選
択アドレス信号を数マシンサイクル単位で歩進さ
せることができるという利点がある。

【図面の簡単な説明】

第１図はこの発明の一実施例であるタツチコン
トロール装置の構成を示すブロツク図、第２図〜
第５図は第１図に示す構成の要部波形を示すタイ
ムチヤートであり、第２図はすべての鍵が離鍵さ
れている状態を示すタイムチヤート、第３図はＣ
の鍵のみが押されている状態を示すタイムチヤー
ト、第４図はＣの鍵の押鍵が完了した状態を示す
タイムチヤート、第５図はＣの鍵が緩速度で押下
される状態を示すタイムチヤートである。第６図
はデータ処理部と楽音信号生成部の構成を示すブ
ロツク図である。１……クロツクパルスジエネレータ、２……デ
バイダ、３ａ……クロツクパルス供給線、３ｂ…
…マシンサイクル信号線、４……アドレス信号
線、５……デコーダ、６……ブレークバスバー、
７……メークバスバー、８……タツチデータメモ
リ、９……タツチカウンタ、１３……タツチデー
タ信号線、１４……押鍵完了信号線、１５……キ
ーアサイナ、１８……データ処理部、１９……楽
音信号生成部。

Claims

【特許請求の範囲】

１各鍵に対応して配設され、キーパルスに応答
して各鍵の離鍵状態、押鍵状態、押鍵完了状態を
検出するタツチレスポンサと、上記タツチレスポ
ンサの各々に対してキーパルスを分配供給するデ
コーダと、各鍵に関するタツチデータを記憶し、
上記キーパルスの分配供給に同期して該タツチデ
ータを遂次に出力するタツチデータメモリと、上
記タツチデータの供給を受けて前記タツチレスポ
ンサが離鍵状態を表わす信号を出力している場合
には、該タツチデータをクリアし、該タツチレス
ポンサが押鍵状態を表わす信号を出力している場
合には該タツチデータに対して特定の数値を加算
し、更に、該タツチレスポンサが押鍵完了状態を
表わす信号を出力している場合には該タツチデー
タをそのまま保持するような計数演算処理を行
い、演算結果を前記タツチデータメモリの各鍵に
割当てられたアドレスに記憶させるような記憶更
新処理を行うタツチカウンタと、送出した選択ア
ドレス信号により指定されるタツチデータメモリ
のアドレスに記憶されているタツチデータを読み
取り、該タツチデータを上記選択アドレス信号に
基づくキーコードとともに鍵の数よりも相当に少
ない数のシンセサイザモジユールに対して割当て
るための割当演算処理を行うキーアサイナと、上
記キーアサイナがバスラインを使用することなく
内部で割当演算処理を行う基本状態サイクルの期
間に限つて前記計数演算処理及び記憶更新処理を
間歇的に行わせるように、上記割当演算処理及び
計数演算処理と記憶更新処理を切換える動作切換
手段とを備えた電子楽器のタツチコントロール装
置。