JPS6215876B2

JPS6215876B2 -

Info

Publication number: JPS6215876B2
Application number: JP56174945A
Authority: JP
Inventors: Yasuji Shirai
Original assignee: Roland Corp
Current assignee: Roland Corp
Priority date: 1981-10-30
Filing date: 1981-10-30
Publication date: 1987-04-09
Also published as: JPS5876888A

Description

【発明の詳細な説明】この発明は鍵盤装置を備えた電子楽器におい
て、鍵の押下速度に応じて楽器が発音する楽音の
音量を制御するためのタツチコントロール装置に
係わり、特に、唯一のタツチカウンタを用いて鍵
の跳躍時間をデイジタル量として検出記憶するよ
うにしたタツチコントロール装置における各鍵の
離鍵状態、押鍵状態、押鍵完了状態を検出するた
めのタツチレスポンサの改良に関するものであ
る。

自然楽器のピアノにより発音される楽音の振幅
は鍵の跳躍時間の２乗に反比例することが知られ
ており、演奏者はこの特性を巧みに活用した鍵操
作により、指先でもつて音高と同時に音量を調節
して音楽上の繊細な表現を行うことができるもの
である。

近年、電子楽器の分野でもピアノと同等の音楽
上の表現力を持つ電子ピアノが提案されており、
かかる電子ピアノでは、自然楽器のピアノと同様
に、鍵の跳躍時間と特定の関数関係を保つて、音
量の変化する楽音を生成することが要請されてい
る。この要請に応えるべく、従前の電子楽器で
は、鍵盤の跳躍時間と特定の関数関係を持つアナ
ログ電圧を出力するタツチセンサを各鍵に対応さ
せて鍵の数だけ配設することがしばしば行われて
いた。

しかし、このように多数のタツチセンサを配設
して成る従前のタツチコントロール装置は、各タ
ツチセンサごとにアナログ電圧を蓄積保持すのた
めのコンデンサが必要となるので、構成が複雑で
高価となり、しかも、信頼性が低下するという欠
点を伴つていた。

更に、各鍵とタツチセンサ間を結ぶ多数の配線
と、多数のタツチセンサの調整とを必要とするの
で、製造工程、調整工程が共に煩雑になるという
難点もあつた。

そこで、上記の欠点と難点を緩和すべく、特願
昭55―65664号には、唯一のタツチカウンタを時
分割で各鍵に割当てて各鍵の跳躍時間をデイジタ
ル量でもつて計数するとともに、該計数動作を後
続するキーアサイナの１マシンサイクルのうち、
バスラインが不使用状態となる基本状態サイクル
の期間に限つて間歇的に行わせることが提案され
ている。

しかるところ、上記提案の構成において、各鍵
に割当てられたキーパルスに応答して、各鍵の離
鍵状態、押鍵状態（押鍵中の状態、以下同じ）、
押鍵完了状態を検出するためのタツチレスポンサ
としては、一般的には、トランスフアー接点から
成るタツチスイツチが採用されており、各鍵に連
動する各タツチスイツチのブレーク接点は、各タ
ツチスイツチに共通のブレークバスバーに接続さ
れ、そのメーク接点は同じく各タツチスイツチに
共通のメークバスバーに接続され、そして、各タ
ツチスイツチの可動接点には、各鍵、即ち、各タ
ツチスイツチに特有のタイムスロツトにてキーパ
ルス「０」が供給され、而して、離鍵状態の検出
に際しては、各タツチスイツチはキーパルス
「０」をブレークバスバーに通過させて各タツチ
スイツチに特有のタイムスロツト中、ブレークバ
スバーを「０」に保持し、押鍵状態の検出に際し
ては、キーパルス「０」をブレーク、メークいず
れのバスバーにも通過させることなく、各タツチ
スイツチに特有のタイムスロツト中、両バスバー
を「１」に保持し、押鍵完了状態の検出に際して
は、キーパルス「０」をメークバスバーに通過さ
せて各タツチスイツチに特有のタイムスロツト
中、メークバスバーを「０」に保持するようにし
たものであつた。

しかしながら、上記タツチスイツチから成るタ
ツチレスポンサでは、タツチスイツチの作動に際
して、不可避的にチヤツタリング、即ち、接点間
の開閉振動を伴うので、チヤツタリングの生じて
いる期間中に、そのタツチスイツチに供給された
キーパルスに関しては、そのときの鍵の状態に応
じて離鍵状態、あるいは、押鍵完了状態に対応す
る「０」「１」、あるいは、「１」「０」状態をブレ
ーク、メーク両バスバーに出現させる場合もある
が、相当の確率で、押鍵状態に対応する「１」
「１」状態を上記両バスバーに出現させる可能
性、換言すれば、チヤツタリングの生じている期
間を押鍵状態の期間に繰り入れてしまう可能性が
存在するものであつた。

而して、上記構成では、押鍵状態の期間、即
ち、各鍵に連動するタツチスイツチの可動接点
が、押鍵に際して、ブレーク接点を離れてメーク
接点に接触するまでの接点跳躍時間に基づいて、
鍵の押下速度を検出し、その押下速度に応じて楽
音の音量を制御するものであるところ、上述のよ
うに、チヤツタリングの生じている期間を押鍵状
態に繰り入れるか否かが不確実なランダム現象と
して処理されてしまうばかりか、チヤツタリング
の生じている期間そのものも各タツチスイツチの
接点圧等のバラツキ、更には、接点圧、接点表面
状態等の経年変化に従つて大幅に変動するもので
あるので、押鍵状態の期間がチヤツタリングの影
響を受けて大幅に増減することとなり、鍵の押下
速度に対応して前記接点跳躍時間を一義的に特定
することが困難となり、ひいては、鍵の押下速度
に忠実な音量制御を行うことができないという欠
点があつた。

この発明の目的は、上記従来技術に基づくタツ
チレスポンサのチヤツタリングの問題点に鑑み、
離鍵状態から押鍵状態への移行の際におけるチヤ
ツタリングの生じている期間を離鍵状態と判別し
て、これを押鍵状態の期間から除外し、更に、押
鍵状態から押鍵完了状態への移行の際におけるチ
ヤツタリングの生じている期間を押鍵完了状態と
判別して、これを押鍵状態の期間から除外するこ
とにより、押鍵状態の期間がチヤツタリングの影
響を受けて増減することを防止し、而して、押鍵
状態の期間に基づいて鍵の押下速度に忠実に対応
する音量制御ができるようにした優れたタツチコ
ントロール装置を提供せんとするものである。

上記目的に沿うこの発明の構成は、鍵の跳躍状
態を検出するタツチレスポンサを各鍵に対応して
配設し、デコーダを設けて上記タツチレスポンサ
の各々にキーパルスを分配供給し、タツチデータ
メモリを設けて上記キーパルスの分配供給に同期
させて該キーパルスの供給を受けたタツチレスポ
ンサに係る鍵に割当てられたアドレスに記憶され
ているデイジタル量のタツチデータを読み出し、
更に、タツチカウンタを設けて上記タツチデータ
メモリから読み出されたタツチデータに対して前
記キーパルスの供給を受けたタツチレスポンサが
鍵の跳躍状態を検出しているときに限り、１を加
算した後これを再び上記タツチデータメモリの該
データが読み出されたアドレスに記憶させること
により、該タツチデータメモリの各アドレスに
は、各鍵が押下された際の跳躍時間をデイジタル
量で表わすタツチデータが記憶されるようにし、
更に、上記加算及び記憶更新処理を、後続するキ
ーアサイナの１マシンサイクルのうち、バスライ
ンが不使用状態となる基本状態サイクルの期間に
限つて間歇的に行わせることにより、前記加算及
び記憶更新処理の速度を犠牲にすることなく、キ
ーアサイナを接続できるようにしたタツチコント
ロール装置において、前記タツチレスポンサとし
て、メーク接点、ブレーク接点と、鍵に連動する
可動接点とから成るタツチスイツチと、第一、第
二のフリツプフロツプと、第一、第二のデイジタ
ルスイツチ、典型的には、トライステートバツフ
アを付設して、離鍵状態の検出に際しては、タツ
チスイツチの可動接点とブレーク接点間を閉成し
て、第一、第二のフリツプフロツプを「０」にロ
ツクし、各タツチレスポンサに巡盾的に割当てら
れたタイムスロツトにて供給される第一のキーパ
ルス「０」でもつて第一、第二のトライステート
バツフアを導通状態にして、このときの第一、第
二のフリツプフロツプの正相・補相出力「０」、
「１」をブレークバスバー、メークバスバーのそ
れぞれに供給し、押鍵状態の検出に際しては、タ
ツチスイツチの可動接点をブレーク接点、メーク
接点間に跳躍させ、第一、第二のフリツプフロツ
プに対する前記ロツクを解除し、前記第一のキー
パルスに後続する第二のキーパルスでもつて第一
のフリツプフロツプを「１」にセツトし、一巡後
の第一のキーパルスでもつて第一、第二のトライ
ステートバツフアを導通状態にして、このときの
第一、第二のフリツプフロツプの正相・補相出力
「１」、「１」をブレークバスバー、メークバスバ
ーのそれぞれに供給し、更に、押鍵完了状態の検
出に際しては、タツチスイツチの可動接点とメー
ク接点間を閉成して、第二のフリツプフロツプを
「１」にロツクし、前記第一のキーパルスでもつ
て第一、第二のトライステートバツフアを導通状
態にして、このときの第一、第二のフリツプフロ
ツプの正相・補相出力「１」、「０」をブレークバ
スバー、メークバスバーのそれぞれに供給し、而
して、離鍵状態から押鍵状態への移行に際して、
チヤツタリングにより、タツチスイツチの可動接
点がブレーク接点を離れた直後再びこれに接触し
たときは、第一のフリツプフロツプを「０」にリ
セツトして、ブレークバスバー、メークバスバー
に「０」、「１」を供給することにより、チヤツタ
リングの生じている期間を離鍵状態の期間に繰り
入れて、これを押鍵状態の期間から除外するよう
にし、更に、押鍵状態から押鍵完了状態への移行
に際して、チヤツタリングにより、タツチスイツ
チの可動接点がメーク接点に接触した直後再びこ
れから離れたときは、最初の接触でもつて第二の
フリツプフロツプを「１」にセツトし、以後の接
触を無効にして該フリツプフロツプを「１」にと
どめ、ブレークバスバー、メークバスバーに
「１」、「０」を供給することにより、チヤツタリ
ングの生じている期間を押鍵完了状態の期間に繰
り入れて、これを押鍵状態の期間から除外するよ
うにしたことを特徴とするものである。

この発明の実施例の構成及び動作を第１図〜第
９図を参照しつつ説明すれば以下の通りである。

第１図はこの発明の一実施例であるタツチコン
トロール装置の構成を示すブロツク図である。

同図において、１は周期１μｓ程度の矩形波を
発振するクロツクパルスジエネレータ、２は該ジ
エネレータに接続されたデバイダ、３ａは該デバ
イダの最小桁（LSB）の出力端子に接続されたク
ロツクパルス供給線、３ｂは該デバイダの下第２
桁の出力端子に接続されたマシンサイクル信号
線、４は該デバイダの下第３桁〜最大桁
（MSB）の出力端子の各々に接続されたアドレス
信号線、５はデコーダであり、そのアドレス端子
はアドレス信号線４に接続され、更に、該デコー
ダの出力端子の各々は各鍵の状態に応答する各タ
ツチレスポンサ２０，２０′……の出力制御端子
２０ａ，２０′ａ……、制御端子２０ｂ，２０′ｂ
……に接続される。そして、出力端子２０ｃ，２
０ｄはそれぞれブレークバスバー６、メークバス
バー７に接続される。

８はタツチデータメモリである。

９はタツチカウンタであり、その入出力端子
DI₀〜DI₆、DO₀〜DO₆とタツチデータメモリ８の
入出力端子DI′₀〜DI′₆、DO′₀〜DO′₆は相互に接続
される。

該タツチカウンタ９のカウントパルス端子CP
はナンドゲート１０ａの出力端子に接続され、該
ナンドゲートの一つの入力端子はメークバスバー
７に、他の一つの入力端子はインバータ１１ａを
介してナンドゲート１０ｂの出力端子に、更に、
残りの入力端子はナンドゲート１２の出力端子に
それぞれ接続される。

そして、ナンドゲート１０ｂの二つの入力端子
はそれぞれクロツクパルス供給線３ａ及びマシン
サイクル信号線３ｂに接続され、更に、ナンドゲ
ート１２の入力端子の各々はタツチカウンタ９の
入力端子DI₀〜DI₆にそれぞれ接続される。

該タツチカウンタ９のロード端子LDはナンド
ゲート１０ｃの出力端子に接続され、該ゲート１
０ｃの一つの入力端子はインバータ１１ｂを介し
てマシンサイクル信号線３ｂに、また、他の一つ
の入力端子はクロツクパルス供給線３ａに接続さ
れる。

更に、該カウンタ９のクリア端子CLはブレー
クバスバー６に接続される。

前記タツチデータメモリ８の入力端子DI′₇及び
ライト端子WRはそれぞれ、メークバスバー７及
びナンドゲート１０ｂの出力端子に接続される。

更に、該メモリ８の出力端子DO′₀〜DO′₇には
キーアサイナ１５に至るタツチデータ信号線１３
及び押鍵完了信号線１４が接続される。

１６はデイジタルマルチプレクサであり、一つ
の入力端子群はアドレス信号線４に接続され、他
の一つの入力端子群はキーアサイナ１５からの選
択アドレス信号線１７に接続される。

更に、該マルチプレクサの出力端子群はタツチ
データメモリ８のアドレス信号端子に、また、切
換制御端子１６ａはクロツクパルス供給線３ａに
それぞれ接続される。

タツチレスポンサ２０は一つの鍵に連動するタ
ツチスイツチS₁と、第一のフリツプフロツプ２０
ｅと、その正相出力端子に接続された第一のトラ
イステートバツフア２０ｆと、第二のフリツプフ
ロツプ２０ｇと、その補相出力端子に接続された
第二のトライステートバツフア２０ｈとから成
り、タツチスイツチS₁の可動接点c₁は接地され、
そのブレーク接点b₁は抵抗器２０ｉを通じて電源
に接続されるとともに、第一、第二のフリツプフ
ロツプ２０ｅ，２０ｇのリセツト端子に接続さ
れ、そのメーク接点m₁は抵抵器２０ｊを通じて
電源に接続されるとともに、第二のフリツプフロ
ツプ２０ｇのセツト端子に接続される。

そして、第一、第二のトライステートバツフア
２０ｆ，２０ｈの出力端子はタツチレスポンサ２
０の出力端子２０ｃ，２０ｄにそれぞれ接続さ
れ、該バツフア２０ｆ，２０ｈの制御端子は、同
様に、タツチレスポンサ２０の出力制御端子２０
ａに接続され、更に、第一のフリツプフロツプ２
０ｅのセツト端子はタツチレスポンサ２０の制御
端子２０ｂに接続される。

かかるタツチレスポンサ２０，２０′……は各
鍵に対応して配設され、その出力制御端子２０
ａ，２０′ａ……と、その制御端子２０ｂ，２
０′ｂ……とはそれぞれデコーダ５の出力端子に
対して順次にシフトして接続され、その出力端子
２０ｃ，２０′ｃ……はそれぞれブレークバスバ
ー６に対して、また、その出力端子２０ｄ，２
０′ｄ……はそれぞれメークバスバー７に対して
共通接続される。

第２図〜第４図は第１図における第一のタツチ
レスポンサ２０の要部波形に関するタイムチヤー
トであり、第１番目、第２番目のキーパルスＡ，
Ｂと、第一、第二のフリツプフロツプ２０ｅ，２
０ｇの状態Ｃ，Ｄと、第一、第二のトライステー
トバツフア２０ｆ，２０ｈの出力Ｅ，Ｆと、タツ
チスイツチS₁の状態Ｇとを対比して示す。

先ず、第１図〜第４図を参照しつつタツチレス
ポンサ２０の動作を説明すれば以下の通りであ
る。

いま、第１番目の鍵が押されることなく、離鍵
状態になつているときは、タツチスイツチS₁の可
動接点c₁はブレーク接点b₁に接触しているので、
第一、第二のフリツプフロツプ２０ｅ，２０ｇの
リセツト端子が接地され、第２図Ｃ，Ｄに示すよ
うに、両フリツプフロツプ２０ｅ，２０ｇが
「０」にロツクされる。

かかる状態で、デコーダ５から出力制御端子２
０ａに第１番目のキーパルス「０」が供給される
と、第一、第二のトライステートバツフア２０
ｆ，２０ｈが導通状態となり、第２図Caに示す
ように、このとき「０」になつている第一のフリ
ツプフロツプ２０ｅの正相出力としての「０」を
ブレークバスバー６に供給することにより、第２
図Ebに示すように、第１番目のキーパルスに割
当てられたタイムスロツト中、ブレークバスバー
６を「０」に保つ。

同様にして、第２図Dcに示すように、このと
き「０」になつている第二のフリツプフロツプ２
０ｇの補相出力としての「１」をメークバスバー
７に供給することにより、第２図Fdに示すよう
に、第１番目のキーパルスに割当てられたタイム
スロツト中、メークバスバー７を「１」に保つ。

かくして、ブレーク、メーク両バスバー６、７
は、第１番目のタイムスロツト中、離鍵状態を表
わす「０」、「１」の状態に保たれるものである。

そして、巡盾して周期的に供給される第１番目
のキーパルスのタイムスロツト以外のタイムスロ
ツトでは、ブレークバスバー６、メークバスバー
７の状態は第２図Ee、Ffに示すように、該バス
バーに共通接続された他のタツチレスポンサ２
０′……、換言すれば、他の鍵の状態によつて支
配されるものである。

次に、第１番目の鍵を押して、離鍵状態から押
鍵状態に移行させると、これに連動してタツチス
イツチS₁の可動接点c₁ブレーク接点b₁を離れて跳
躍状態に移行するのであるが、このとき多くの場
合、チヤツタリングを生ずるので、第３図Ｇに示
すようなチヤツタリングの生じている期間Ｔ_cで
は、可動接点c₁はブレーク接点b₁を離れた直後、
再びこれに接触する動作を何回か繰り返した後、
やがて、安定な跳躍状態に移行し、ブレーク接点
b₁を離れたままの状態に至るものである。

そして、第３図Ggに示すように、可動接点c₁
がブレーク接点b₁を離れている期間中では、第一
のフリツプフロツプ２０ｅの「０」へのロツクが
解除されるので、該期間中に第２番目のキーパル
ス「０」が第一のフリツプフロツプ２０ｅのセツ
ト端子に供給されると、第３図Chに示すよう
に、該フリツプフロツプ２０ｅが「１」にセツト
される。

このとき、第二のフリツプフロツプ２０ｇは
「０」にとどまる。

しかしながら、チヤツタリングの生じている期
間Ｔ_cでは、第３図Giに示すように、可動接点c₁
が再びブレーク接点b₁に接触するので、再び第一
のフリツプフロツプ２０ｅのリセツト端子が接地
され、而して、第３図Cjに示すように、該フリ
ツプフロツプ２０ｅは「０」にリセツトされる。

而して、かかるチヤツタリングの生じている期
間Ｔ_cが存在するときは、第３図Akに示すよう
に、該期間Ｔ_cの終了後、巡盾して最初に供給さ
れる第１番目のキーパルスのタイムスロツトで
は、第３図C1に示すように、第一のフリツプフ
ロツプ２０ｅが「０」に戻されているので、第３
図Emに示すように、ブレークバスバー６も
「０」にとどまり、結局、ブレーク、メーク両バ
スバー６，７は離鍵状態を表わす「０」、「１」の
状態のままにとどまる。

そして、第３図Gnに示すように、可動接点c₁
が再びブレーク接点b₁から離れている状態下で、
後続する第２番目のキーパルスをセツト端子に受
けると、第３図Ｃに示すように、第一のフリツ
プフロツプ２０ｅが再び「１」にセツトされ、し
かる後、第３図Apに示すような、更に一巡後の
第１番目のキーパルスのタイムスロツトまで、可
動接点c₁がブレーク接点b₁から離れたままになつ
ているときは、第一のフリツプフロツプ２０ｅが
第３図Cqに示すように、「１」にとどまり、而し
て、ブレークバスバー６、メークバスバー７は第
３図Er、同図Fsに示すように、第１番目のキー
パルスｐのタイムスロツトにて、双方とも「１」
に保たれる。

かくして、第２番目のキーパルスのタイムスロ
ツトにて、セツトされた第一のフリツプフロツプ
２０ｅが一巡後の第１番目のキーパルスのタイム
スロツトまでの期間中、リセツトされることな
く、継続して「１」にとどまつている場合に限
り、ブレーク、メーク両バスバー６，７は第１番
目のタイムスロツト中、押鍵状態を表わす
「１」、「１」の状態に保たれるものであり、而し
て、チヤツタリングの生じている期間Ｔ_cは離鍵
状態の期間に繰り入れられることとなり、押鍵状
態の期間からは除外される。

続いて、第１番目の鍵を押し切ると、押鍵完了
状態に移行し、タイムスイツチS₁の可動接点c₁は
跳躍状態を経てメーク接点m₁に接触するに至る
のであるが、このとき、前記同様に、チヤツタリ
ングを生ずるので、第４図Ｇに示すように、チヤ
ツタリングの生じている期間T′_cが存在し、可動
接点c₁がメーク接点m₁に対して接触・離脱を繰
り返しながら、やがて安定な接触状態に至るもの
である。

そして、第４図Gtに示すように、可動接点c₁が
最初にメーク接点m₁に接触した時点でキーパル
スのタイムスロツトに係わりなく、第二のフリツ
プフロツプ２０ｇのセツト端子が接地され、第４
図Duに示すように、該フリツプフロツプ２０ｇ
がセツトされる。

このとき、可動接点c₁がブレーク接点b₁に接触
することはないので、上記フリツプフロツプ２０
ｇのセツト動作には支障がなく、しかも、チヤツ
タリングを生じても、可動接点c₁がブレーク接点
b₁に接触しない以上、第二のフリツプフロツプ２
０ｇは一旦セツトされた後リセツトされることは
ない。

即ち、第４図Gt′に示すように、可動接点c₁が
再度メーク接点m₁に接触しても、第二フリツプ
フロツプ２０ｇはこれに応答することはない。

そして、該フリツプフロツプ２０ｇは鍵が離鍵
状態に戻されて、可動接点c₁が再びブレーク接点
b₁に接触するまで「１」にとどまる。

而して、セツトされた第二のフリツプフロツプ
２０ｇは第４図Dvに示すように、一巡後の第１
番目のキーパルスのタイムスロツト中も「１」に
とどまり、一方、第一のフリツプフロツプ２０ｅ
は、前述のように、押鍵状態に移行した際、すで
に、セツトされていて第４図Cwに示すように、
「１」にとどまつているので、ブレーク、メーク
両バスバー６，７は第４図Ex、同図Fyに示すよ
うに、後続する第１番目のキーパルスのタイムス
ロツトにてそれぞれ「１」、「０」に保たれる。

かくして、可動接点c₁がメーク接点m₁に最初
に接触した時点で第二のフリツプフロツプ２０ｇ
をセツトして、これが継続的に「１」にとどまつ
ている場合に、ブレーク、メーク両バスバー６，
７は第１番目のタイムスロツト中、押鍵完了状態
を表わす「１」、「０」の状態に保たれるものであ
り、而して、チヤツタリングの生じている期間
T′_cは、押鍵完了状態に繰り入れられることとな
り、押鍵状態の期間からは除外される。

なお、上記説明は第１番目の鍵に対応して配設
され、第１番目と第２番目のキーパルスが供給さ
れる第１番目のタツチレスポンサ２０に関するも
のであるが、ブレーク、メーク両バスバー６，７
に共通接続された、鍵の数に等しい数の各タツチ
レススポンサは、同様に作動し、第Ｎ番目のタツ
チレスポンサには、第Ｎ番目と第Ｎ＋１番目のキ
ーパルスが供給されるものであり、而して、各タ
ツチレスポンサはそれぞれ個有のタイムスロツト
にて、ブレーク、メーク両バスバー６，７の状態
を支配することにより、該バスバー６，７を時分
割で使用するものである。

さて、全体的な動作説明へと進んで、先ず、す
べての鍵が離鍵されている状態の動作を第１図と
第５図を参照しつつ説明すれば以下の通りであ
る。

第５図〜第８図は第１図に示す構成における要
部波形のタイムチヤートであり、図中左端の符号
で指示される波形は第１図において該符号と同一
の符号が矢印とともに付された部位の波形を示す
ものである。

第１図の構成において、クロツクパルスジエネ
レータ１からパルス列の供給を受けて、デバイダ
２はクロツクパルス供給線３ａに対して第５図Ｂ
に示すようなクロツクパルスを供給するととも
に、これを分周し、マシンサイクル信号線３ｂに
は、第５図Ｃに示すようなマシンサイクル信号を
供給する。

更に、上記デバイダ２はアドレス信号線４の
各々に対して６４鍵を６ビツトの２進数で表わし
たアドレス信号を供給する。

而して、最小桁（LSB）のアドレス信号が第５
図Ａに示す波形となるようなアドレス信号がアド
レス信号線４を通じてデコーダ５及びタツチデー
タメモリ８のアドレス端子に対して同時的に供給
される。

該アドレス信号に応答して、デコーダ５は各鍵
に対応して配設された各タツチレスポンサ２０，
２０′……の各出力制御端子２０ａ，２０′ａ……
と各制御端子２０ｂ，２０′ｂ……に対して順次
に、且つ、択一的にキーパルス「０」を分配供給
する。

いま、すべての鍵が離鍵状態であると、各タツ
チレスポンサ２０，２０′……が前述のように作
動し、ブレークバスバー６には、「０」が連続的
に供給され、これがタツチカウンタ９のクリア端
子CLにも供給される。

而して、該カウンタ９のクリア端子CLは第５
図Ｈに示すように、連続的に接地電位に保たれ
る。

このとき、前述のタツチレスポンサ２０，２
０′……の作動により、メークバスバー７には、
第５図Ｆに示すように、「１」が連続的に供給さ
れ、これがナンドゲート１０ａの一つの入力端子
にも供給される。

一方、タツチデータ信号線１３を通じてナンド
ゲート１２のすべての入力端子に「１」が供給さ
れない限り、該ナンドゲート１２は第５図Ｅに示
すように、「１」を出力し、該「１」はナンドゲ
ート１０ａの他の一つの入力端子に供給される。

而して、該ナンドゲート１０ａの出力はインバ
ータ１１ａの出力、即ち、ナンドゲート１０ｂの
出力により支配されることとなる。

ところで、該ナンドゲート１０ｂは二つの入力
端子のそれぞれに第５図Ｂ及びＣに示すようなク
ロツクパルスとマシンサイクル信号の供給を受け
てc₀＊c₁で規定されるパルス列を出力し、該パル
ス列をインバータ１１ａでもつて反転して得られ
るパルス列により支配されるナンドゲート１０ａ
の出力は、結局、c₀＊c₁で規定されることとな
り、第５図Ｇに示すようなカウントパルスがタツ
チカウンタ９のカウントパルス端子CPに供給さ
れる。

更に、該タツチカウンタ９のロード端子LDに
は、ナンドゲート１０ｃの出力端子から第５図Ｄ
に示すように、c₀＊c₁で規定されるロードパルス
が供給される。

一方、上記の動作に際して、タツチデータメモ
リ８のアドレス端子には、デコーダ５のアドレス
端子に供給されているアドレス信号と全く同一の
アドレス信号が供給されるので、該メモリ８は、
該デコーダ５から各タツチレスポンサ２０，２
０′……に対するキーパルス「０」の分配供給に
同期して、各タツチレスポンサ２０，２０′……
に係わる各鍵に固定的に割当てられたアドレスを
選択する。

更に、該メモリのライト端子WRには、ナンド
ゲート１０ｂを通じて第５図に示すようなライ
トパルスが供給される。

例えば、先ず、第５図ａに示すＣのアドレス信
号により、第一の鍵（以下、Ｃの鍵という）に対
応する第一のタツチレスポンサ２０の出力制御端
子２０ａにキーパルス「０」が供給されると同時
に、同図ｂに示すように、アドレス信号を４等分
するクロツクパルスの第２拍目の期間でタツチカ
ウンタ９は、同図ｃに示すようなロードパルスを
受けて、タツチデータメモリ８から読み出される
データをロードする。

そして、デイジタルマルチプレクサ１６の切換
制御端子１６ａには、第５図Ｂに示すようなクロ
ツクパルスが供給されており、該パルスが「１」
となる第２拍目と第４拍目の期間では、デバイダ
２からアドレス信号線４を通じてタツチデータメ
モリ８に対してアドレス信号が供給され、一方、
クロツクパルスが「０」となる第１拍目と第３拍
目の期間では、キーアサイナ１５から選択アドレ
ス信号線１７を通じて該メモリ８に対して選択ア
ドレス信号が供給される。

而して、前述のようにＣのアドレス信号の期間
であつて、しかも、タツチカウンタ９がロードパ
ルスの供給を受ける期間では、タツチデータメモ
リ８にはＣの鍵に割当てられたアドレス信号が供
給されることとなるので、該メモリ８からはＣの
鍵に関するタツチデータが読み出されて、タツチ
カウンタ９にロードされる。

続いて、第５図ｄに示すように、Ｃの鍵に割当
てられたアドレスの期間中の第４拍目の期間で、
該タツチカウンタ９はカウントパルスの供給を受
けて、すでにロードされているＣの鍵に関するタ
ツチデータに１を加算するわけであるが、上記の
動作状態では、第５図ｅに示すように、該カウン
タ９のクリア端子CLにクリアパルスが連続的に
供給されているので、ロードされたタツチデータ
はクリアされて０となり、結果的に加算処理は行
われない。

そして、このとき同時に、第５図ｆに示すよう
に、Ｃのアドレス信号の期間中の第４拍目の期間
でタツチデータメモリ８にライトパルスが供給さ
れるので、該メモリ８はタツチカウンタ９にロー
ドされ、クリアされて０となつたＣの鍵に関する
タツチデータを該鍵に割当てられたアドレスに再
び記憶する。

而して、アドレス信号により選択されたタツチ
レスポンサに係わる鍵が離鍵状態である場合に
は、タツチカウンタ９にクリアパルスが供給され
るので、タツチデータはクリアされ、タツチデー
タメモリ８の該鍵に割当てられたアドレスには、
タツチデータとして０が記憶されるものである。

以下同様の動作を各鍵について順次、且つ、択
一的に繰り返しつつ唯一のタツチカウンタ９を時
分割で各鍵に割当て、各タツチレスポンサに含ま
れるタツチスイツチの跳躍時間を計数することに
より、タツチデータメモリ８の各アドレスには、
該アドレスの各々に対応する鍵に関するタツチデ
ータが記憶されるのであるが、上記の動作例で
は、すべての鍵が離鍵されているので、第５図Ｊ
に示すように、各鍵に割当てられたアドレス信号
の期間中の第２拍目と第４拍目の期間におけるタ
ツチカウンタ９の動作モードはクリアモードとな
り、すべてのタツチデータは０となる。

次に、Ｃの鍵のみが押鍵されている状態の動作
を第１図と第６図を参照しつつ説明すれば以下の
通りである。

第６図Ａ〜Ｇに示す波形は第５図Ａ〜Ｇに示し
た波形と同一である。

いま、Ｃの鍵が押されているときに、デコーダ
５がＣの鍵に割当てられたアドレス信号を受けて
「０」をＣの鍵に対応する第一のタツチレスポン
サ２０の出力制御端子２０ａに分配供給すると、
タツチレスポンサ２０が前述のように作動してＣ
の鍵に割当てられたアドレス信号の期間でブレー
クバスバー６が「１」となり、第６図ｇに示すよ
うに、タツチカウンタ９のクリア端子CLに
「１」が供給される。

而して、該期間では、該カウンタ９はクリアさ
れることなく加算処理を行う。

即ち、第６図ｃに示すようなＣの鍵に割当てら
れたアドレス信号の期間を４等分するクロツクパ
ルスの第２拍目の期間で、タツチカウンタ９は、
タツチデータメモリ８からＣの鍵に関するタツチ
データを読み出してロードし、更に、ナンドゲー
ト１０ａの前記同様の動作により、カウントパル
ス端子CPに第６図ｄに示すように、Ｃの鍵に割
当てられたアドレス信号の期間中の第４拍目の期
間でカウントパルスを受けて、該カウンタにロー
ドされたＣの鍵に関するタツチデータに１を加算
するものである。

このようにして、タツチカウンタ９は、第６図
ｈに示すように、アドレス期間中の第４拍目の期
間でインクリメントモードで動作する。

続いて、タツチデータメモリ８が第６図ｆに示
すようなライトパルスを受けて、１を加算された
Ｃの鍵に関するタツチデータを再度記憶する動作
は前記０のタツチデータを記憶する場合と同様で
ある。

更に、後続する他のタツチレスポンサに対する
デコーダ５による「０」の分配供給に際しては、
他の鍵がすべて離鍵されているので、タツチカウ
ンタ９がクリアされることとなり、タツチカウン
タ９はクリアモードで動作する。

そして、第６図ｉに示すように、デコーダ５に
よる「０」の分配供給が一巡して、再度、タツチ
レスポンサ２０に「０」が供給されると、全く同
様の動作により、第６図ｊに示すように、タツチ
カウンタ９はインクリメントモードで動作し、Ｃ
の鍵に関するタツチデータに再度１を加算する。

このようなインクリメントモードの動作がタツ
チレスポンサ２０に含まれるタツチスイツチS₁の
可動接点c₁の跳躍期間について繰り返し行われる
ことにより、タツチデータメモリ８のＣの鍵に割
当てられたアドレスには、該鍵の跳躍時間を表わ
すタツチデータがデイジタル符号として記憶され
るものである。

続いて、Ｃの鍵の押鍵が完了した状態の動作を
第１図と第７図を参照しつつ説明すれば以下の通
りである。

第７図Ａ〜Ｅに示す波形は第５図Ａ〜Ｅに示し
た波形と同一である。

Ｃの鍵の押鍵が完了した状態では、可動接点c₁
が跳躍を完了してメーク接点m₁に接触する。

而して、タツチレスポンサ２０が前述のように
作動してメークバスバー７に供給される「０」
は、ナンドゲート１０ａの一つの入力端子に供給
されるので、Ｃの鍵に割当てられたアドレス信号
の期間では、第７図ｋに示すように、該ナンドゲ
ート１０ａの一つの入力端子が「０」となり、同
図１に示すように、タツチカウンタ９のカウント
パルス端子CPには「１」が継続的に供給され
る。

一方、このとき、ブレークバスバー６は「１」
に保たれているので、第７図ｇに示すように、タ
ツチカウンタ９のクリア端子CLには「１」が供
給されている。

したがつて、タツチカウンタ９は前記同様に第
７図ｃに示すロードパルスを受けて、タツチデー
タメモリ８からＣの鍵に関するタツチデータを読
み出してロードするのであるが、カウントパルス
を受けることがなく、しかも、クリアパルスも受
けていないので、ロードされたタツチデータに１
を加算することなく、そのまま保持する。

そして、前記同様に、タツチデータメモリ８は
第７図ｆに示すライトパルスを受けてタツチカウ
ンタ９に保持されたタツチデータを再度記憶す
る。

このとき同時に、メークバスバー７に供給され
ている「０」はタツチデータメモリ８の入力端子
DI′₇にも供給されているので、ライトパルスを受
けた該メモリ８はＣの鍵に割当てられたアドレス
の第８ビツトに押鍵完了状態を表わすフラグ
「０」を記憶する。

Ｃの鍵が離鍵されることなく、押鍵完了状態が
継続している場合には、第７図ｍに示すように、
一巡後のＣの鍵に割当てられたアドレス信号の期
間で前記同様の動作が繰り返される。

このようにして、押鍵が完了すると、カウント
パルスの供給が断たれ、しかも、クリアされるこ
ともないので、タツチカウンタ９はアドレス期間
中の第４拍目の期間で、第７図ｎ、ｏに示すよう
にノーチエンジモードで動作し、タツチデータを
そのまま通過させて、タツチデータメモリ８に記
憶させる。

かくして、例えば、Ｃの鍵の押鍵が開始される
と、タツチカウンタ９はインクリメントモードで
動作し、Ｃの鍵に関するタツチデータに対してＣ
の鍵に割当てられたアドレス信号の期間ごとに、
１を加算して、タツチデータメモリ８の該鍵に割
当てられたアドレスに記憶させることにより、タ
ツチレスポンサ２０の可動接点c₁の跳躍時間に応
じて該鍵に関するタツチデータを増加させ、更
に、該鍵が押鍵完了状態になると、タツチカウン
タ９はノーチエンジモードで動作し、前記可動接
点c₁の跳躍時間の終了時点におけるＣの鍵に関す
るタツチデータをタツチデータメモリ８の該鍵に
割当てられたアドレスに記憶させるとともに、該
アドレスに押鍵完了信号をも記憶させることがで
きるものである。

次に、Ｃの鍵を極めて緩速度で押下した場合の
動作を第１図と第８図を参照しつつ説明すれば以
下の通りである。

第８図において、左半面はＣの鍵が押鍵状態に
ある場合の要部波形を示しており、第６図に示す
波形とEG以外は同一である。

第６図を参照して説明したようにＣの鍵が押鍵
状態にあるときは、タツチカウンタ９は第８図ｈ
に示すように、インクリメントモードで動作し、
Ｃの鍵に関するタツチデータは該鍵の跳躍期間中
直線的に増加する。

しかるに、タツチカウンタ９及びタツチデータ
メモリ８は接点跳躍時間の実用的分解能の観点と
回路素子の標準化の観点から、通常、一つのアド
レスに対する記憶内容が８ビツトとなるように構
成されており、そのうち１ビツトDI′₇，DO′₇は押
鍵完了信号に割当てられるので、鍵の跳躍時間を
表わすタツチデータは７ビツトで構成されること
となり、タツチカウンタ９も最大７ビツトの２進
数を計数することになる。

而して、例えば、Ｃの鍵が緩速度で押下され
て、タツチカウンタ９が長時間、インクリメント
モードに保たれると、アドレス信号が127巡し、
第８図ａに示すＣの鍵に割当てられたアドレス信
号の期間中に、同図ｐに示すような127番目のカ
ウントパルスを受けてタツチカウンタ９の内容が
１２７、即ち、７ビツトがすべて「１」になる。

そして、第８図ｑに示すようなライトパルスに
より、７ビツトがすべて「１」になつたタツチデ
ータがタツチデータメモリ８に読み込まれる。

このとき、該メモリ８には、まだ、Ｃの鍵に割
当てられたアドレス信号が供給されているので、
該メモリ８の出力端子DO′₀〜DO′₆の各々には
「１」が出力される。該「１」をすべての入力端
子に受けて、ナンドゲート１２は第８図ｒに示す
ように「０」を出力するので、ナンドゲート１０
ａは、他の一つの入力端子にインバータ１１ａか
ら供給される信号に係わりなく、同図ｓに示すよ
うに「１」に保持される。

この状態でアドレス信号が再び一巡して第８図
ｍに示すようにＣの鍵に割当てられた１２８巡目
のアドレス信号を受けると、該アドレス信号の期
間中の第２、４拍目の期間でタツチデータメモリ
８は出力端子DO′₀〜DO′₆のすべてに「１」を出
力するので、第８図ｔ、t′に示すように、ナンド
ゲートは、該アドレス信号の期間中の第２、４拍
目で「０」を出力する。

而して、タツチカウンタ９は第８図ｕに示すロ
ードパルスを受けてすべてのビツトが「１」であ
るタツチデータをロードするのであるが、このと
き、同図t′に示すように、ナンドゲート１２が
「０」を出力しているので、同図ｖに示すよう
に、アドレス信号の第４拍目の期間で、該カウン
タにはカウントパルスが供給されることがなく、
しかも、同図ｗに示すように、クリアパルスも供
給されない。

したがつて、該カウンタにロードされたすべて
のビツトが「１」であるタツチデータは１の加算
を伴うことなく、そのまま保持され、同図ｘに示
すライトパルスにより、再度、タツチデータメモ
リ８に戻されて記憶される。

このようにして、第８図ｙに示すノーチエンジ
モードの動作がＣの鍵の離鍵まで繰り返し続行さ
れて、該鍵に関するタツチデータは７ビツトがす
べて「１」である最大値に保持されるので、押下
速度が極めて緩やかであり、鍵の跳躍時間が極め
て長い場合でも、タツチデータが一巡して０に戻
る不都合を回避できるものである。

次に、第１図〜第８図を参照しつつキーアサイ
ナ１５及びデイジタルマルチプレクサ１６の動作
を説明すれば以下の通りである。

デイジタルマルチプレクサ１６はその切換制御
端子１６ａに供給される第５図Ｂから第８図Ｂに
示すようなクロツクパルスに応答して、該パルス
が「１」の期間には、前記動作説明のように、ア
ドレス信号線４を通じてアドレス信号をタツチデ
ータメモリ８に対して供給し、クロツクパルスが
「０」の期間には、キーアサイナ１５から選択ア
ドレス信号線１７を通じて選択アドレス信号を該
メモリ８に供給する。

一方、第５図〜第８図においてＡに示されるよ
うに、デバイダ２の下第３桁の信号が特定の状態
に留つている期間、即ち、アドレス信号が特定の
アドレスを表わしている期間中に該デバイダ２の
最小桁（LSB）の信号、即ち、クロツクパルスの
状態が４回変化することにより、上記アドレスを
表わしている期間を４等分するように４拍の基準
状態期間が特定される。

而して、上記基準状態期間のうち、第１拍目と
第３拍目の期間では、キーアサイナ１５から選択
アドレス信号が、そして、第２拍目と第４拍目の
期間では、デバイダ２からアドレス信号がそれぞ
れタツチデータメモリ８に対して交互に供給され
るものである。

ところで、キーアサイナ１５にはマイクロプロ
セツサの適用が好適であり、該マイクロプロセツ
サは、命令の種類に応じていくつかのマシンサイ
クルを経て演算処理を実行し、多くの場合、１つ
のマシンサイクルは４つの基本状態期間から成
る。

そして、近年、バスラインの時分割多重使用に
よる処理の高速化を目的として第１拍目と第３拍
目の基本状態期間中にデータバス、アドレスバ
ス、コントロールバス等のバスラインを使用して
ポートあるいはメモリとマイクロプロセツサ間の
データ転送を実行し、第２拍目と第４拍目の基本
状態期間では、マイクロプロセツサ内部で演算処
理を行うとともに、バスラインとマイクロプロセ
ツサの接続を断つことにより、該バスラインの外
部装置あるいは他のマイクロプロセツサによる使
用が可能となるように構成したマイクロプロセツ
サが多用されている。

そこで、第１図に示す構成では、各マシンサイ
クルのうち、第２拍目と第４拍目の基準状態期
間、即ち、キーアサイナ１５を構成するマイクロ
プロセツサが内部で演算処理を行つており、バス
ラインを使用していない期間を利用して、第５図
〜第８図を参照して説明したようなタツチデータ
の計数演算処理を該キーアサイナ１５の外部にて
行い、更に、各マシンサイクルのうち第１拍目と
第３拍目の基準状態期間、即ち、マイクロプロセ
ツサがバスラインを使用する期間では、上記タツ
チデータの計数演算処理を停止させ、キーアサイ
ナ１５から供給される選択アドレス信号により指
定されるタツチデータメモリ８のアドレスに記憶
されているタツチデータと押鍵完了信号とを該キ
ーアサイナ１５に対して入力するようにしたもの
である。

続いて、キーアサイナ１５の動作を説明すれば
以下の通りである。

キーアサイナ１５は内蔵されるRAMに記憶さ
れた命令群を前記第１拍目と第３拍目の基準状態
期間にバスラインを使用して逐次内蔵されるマイ
クロプロセツサに転送し、第４拍目の基準状態期
間に上記転送された命令をデコードする命令取り
出しサイクルと、前記同様に第１拍目と第３拍目
の基準状態期間にバスラインを使用して、該転送
された命令を実行するために上記命令取り出しサ
イクルに後続するいくつかの実行サイクルとに従
つて作動することにより、押鍵された鍵を表わす
キーコードと該鍵に関するタツチデータと該鍵の
押鍵完了信号に基づくゲート信号とを鍵の数より
も相当に少ない数のシンセサイザモジユールに対
して割当てるようにしたハイトラフイツク機能を
奏するものである。

先ず、タツチデータの計数演算処理が行われて
いない基準状態期間に選択アドレス信号用出力ポ
ート１５ａから６４鍵の各鍵に割当てられた選択
アドレス信号を選択アドレス信号線１７に供給
し、タツチデータメモリ８の該選択アドレス信号
により指定されるアドレスの記憶内容をタツチデ
ータ信号線１４を通じてタツチデータ用入力ポー
ト１５ｂに転送する。このようなタツチデータの
キーアサイナへの転送はデバイダ２からアドレス
信号線４を通じてタツチデータメモリ８に供給さ
れるアドレス信号によるアドレス指定順序には関
係なく、キーアサイナ１５内の割当演算処理の順
序に従つて行われるものである。

更に、上記転送に際してのアドレス指定の歩進
速度はタツチデータの計数演算処理に際してのア
ドレス指定の歩進速度と同一ではなく、キーアサ
イナ１５内の割当演算処理の完了を待つて逐次に
選択アドレス信号が歩進されるものであるが、上
記転送が必ずタツチデータの計数演算処理の行わ
れていない基準状態期間内に行われるべく、キー
アサイナ１５のクロツクパルス端子１５ｃに対し
て上記タツチデータの計数演算処理のためのクロ
ツクパルスを供給することにより、両動作の同期
が確保される。

次に、キーアサイナ１５はタツチデータ用入力
ポート１５ｂに転送されて一時的に記憶されたタ
ツチデータと押鍵完了信号の割当演算処理を行
い、押鍵完了信号のフラグが「０」であることを
検知したときには、該フラグを伴うタツチデータ
と、その時点で選択アドレス信号用出力ポート１
５ａに一時的に記憶されている選択アドレス信
号、即ち、６４鍵の各々の音高を表わすキーコー
ドと、更に、上記フラグに基づいて生成される発
音指令としてのゲート信号とを特定のシンセサイ
ザモジユールに割当てる。

かかる割当てのための論理に関しては種々のも
のが提案されており、例えば、特開昭55―25078
号には発音状態からの解放が最も古く行われたシ
ンセサイザモジユールを新たな押鍵に際して発音
状態に捕捉することにより、解放されたシンセサ
イザモジユールが解放直前に発音していた楽音を
完全に減衰するまで継続して発音できる確率を増
大させるようにした割当論理に基づくキーアサイ
ナが開示されている。

上記割当演算処理の結果として、キーコード用
出力ポート１５ｄ及びタツチデータ・ゲート信号
用出力ポート１５ｅからはそれぞれ、キーコー
ド、タツチデータ及び発音指令に際して「１」と
なるゲート信号が出力され、更に、シンセサイザ
モジユールアドレス信号用出力ポート１５ｆから
は上記キーコード、タツチデータ及びゲート信号
を割当てるべきシンセサイザモジユールを指定す
るためのシンセサイザモジユールアドレス信号が
出力される。

続いて、第９図を参照しつつ上記キーアサイナ
に接続されるデータ処理部と楽音信号生成部の構
成及び動作を説明すれば以下の通りである。

第９図において、データ処理部１８はキーコー
ド用出力ポート１５ｄに接続されたキーコード用
デイジタル・アナログコンバータ１８ａと、該コ
ンバータ１８ａに接続されたキー電圧用アナログ
マルチプレクサ１８ｂと、該マルチプレクサ１８
ｂに接続されたキー電圧用サンプリングホールド
回路１８ｃと、タツチデータ・ゲート信号用出力
ポート１５ｅのタツチデータ出力端子に接続され
たタツチデータコンバータ１８ｄと、該コンバー
タ１８ｄに接続されたタツチコード用デイジタ
ル・アナログコンバータ１８ｅと、該コンバータ
１８ｅに接続されたタツチ電圧用アナログマルチ
プレクサ１８ｆと、該マルチプレクサ１８ｆに接
続されたタツチ電圧用サンプリングホールド回路
１８ｇと、タツチデータ・ゲート信号用出力ポー
ト１５ｅのゲート信号出力端子に接続されたゲー
ト信号用デイジタルマルチプレクサ１８ｈと、該
マルチプレクサ１８ｈに接続されたラツチ回路１
８ｉとから成り、マルチプレクサ１８ｂ，１８
ｆ，１８ｈのそれぞれのアドレス端子にはシンセ
サイザモジユールアドレス信号用出力ポート１５
ｆからのシンセサイザモジユールアドレス信号線
１８ｊが接続される。

更に、楽音信号生成部１９は１組のキー電圧用
サンプリングホールド回路１８ｃ、タツチ電圧用
サンプリングホールド回路１８ｇ及びラツチ回路
１８ｉとに接続された鍵の数より相当に少ない数
のシンセサイザモジユール群１９ａと、該モジユ
ールの各々の楽音信号出力端子１９ｂに接続され
たミキサ１９ｃとから成る。

上記構成において、キーコード用出力ポート１
５ｄから出力されたキーコードはキーコード用デ
イジタル・アナログコンバータ１８ａに供給され
て６４鍵のうち特定の鍵を表わすキーコードに対
応するアナログ量のキー電圧に変換され、キー電
圧用アナログマルチプレクサ１８ｂに供給され
る。

同時に、上記キーコードで表わされる特定の鍵
に関するタツチデータがタツチデータ・ゲート信
号用出力ポート１５ｅからタツチデータコンバー
タ１８ｄに供給される。

該コンバータ１８ｄは鍵の跳躍時間に比例して
直線的に増大するタツチデータを、例えば、自然
楽器のピアノにおける付勢感覚を模疑すべく、鍵
の跳躍時間の２乗に反比例するタツチコードに変
換するものである。

このようにして、特定のタツチデータに対応し
て得られるタツチコードは、タツチコード用デイ
ジタル・アナログコンバータ１８ｅに供給され
て、該タツチコードに対応するアナログ量のタツ
チ電圧に変換され、タツチ電圧用アナログマルチ
プレクサ１８ｆに供給される。

更に、タツチデータ・ゲート信号用出力ポート
１５ｅから出力されるゲート信号も同時にデイジ
タルマルチプレクサ１８ｈに供給される。

そして、このとき、キーアサイナ１５によるシ
ンセサイザモジユールの割当て論理に基づく割当
演算処理の結果、発音すべきシンセサイザモジユ
ールが特定され、該モジユールを指定するための
シンセサイザモジユールアドレス信号がシンセサ
イザモジユールアドレス信号用出力ポート１５ｆ
から前記マルチプレクサ１８ｂ，１８ｆ，１８ｈ
の各々に供給され、該マルチプレクサの各々は上
記シンセサイザモジユールアドレス信号により指
定された特定の出力端子に対して、入力されたキ
ー電圧、タツチ電圧及びゲート信号を分配供給す
る。

このようにして、特定の出力端子に分配供給さ
れたキー電圧、タツチ電圧、ゲート信号の各々は
前記シンセサイザモジユールアドレス信号によつ
て指定される特定のシンセサイザモジユール１９
ａに対応して配設されたキー電圧用サンプリング
ホールド回路１８ｃ、タツチ電圧用サンプリング
ホールド回路１８ｇ、ラツチ回路１８ｉの各々に
一旦記憶され、継続的に該特定のシンセサイザモ
ジユール１９ａに供給される。

該特定のシンセサイザモジユール１９ａは継続
的に供給されるキー電圧により特定される音高
と、タツチ電圧により特定される付勢パタンとを
有する楽音信号を、ゲート信号が供給されている
期間中、楽音信号出力端子１９ｂから出力する。

そして、同時に多数の鍵が押されている場合に
は、シンセサイザモジユールの配設数の範囲内で
多数のシンセサイザモジユールの楽音信号出力端
子から多数の楽音信号が同時にミキサ１９ｃに対
して供給され、該ミキサにより混合されて発音す
べき楽音信号が得られるものである。

かくして、楽音信号生成部１９から得られる楽
音信号の振幅を押鍵速度と特定の関数関係にある
タツチ電圧に応じて変化させることにより、鍵の
押下速度に応じて楽音の音量を調整できるもので
ある。

この発明に牽連する第二の発明の構成は、この
発明の構成中のタツチレスポンサにおいて、第
一、第二のフリツプフロツプに接続されたデイジ
タルスイツチ、典型的には、第一、第二のトライ
ステートバツフアを廃止し、これに代えて、加算
器とそれに後続するアナログスイツチとを設け、
第一、第二のフリツプフロツプの各状態の組み合
せに対応する多元信号を唯一のバスバーに供給す
るとともに、唯一のバスバーには、唯一のウイン
ドコンパレータを付設して、該バスバーに供給さ
れた多元信号を前記第一、第二のフリツプフロツ
プの各状態の組み合せに対応する２ビツトのデイ
ジタル信号に変換し、その各ビツトに基づくブレ
ーク信号、メーク信号をブレーク、メーク両バス
バーに相当するブレーク信号線、メーク信号線の
それぞれに供給するようにしたことを特徴とする
ものである。

この発明に牽連する第二の発明の一実施例の構
成及び動作を第１０図をも参照しつつ説明すれば
以下の通りである。

第１０図は上記第二の発明の一実施例の構成の
うち、タツチレスポンサとその周辺部分を抽出し
て示すブロツク図であり、タツチレスポンサ２０
は、タツチスイツチS₁と、第一、第二のフリツプ
フロツプ２０ｅ，２０ｇと、加算器２０ｋ、典型
的には、抵抗器２０ｐ，２０ｑから成る抵抗加算
器と、アナログスイツチ２０ｓとを含み、該加算
器２０ｋの二つの入力端子は、それぞれ、第一、
第二のフリツプフロツプ２０ｅ，２０ｇの正相出
力端子に接続され、該加算器２０ｋの出力端子
は、アナログスイツチ２０ｓを通じて出力端子２
０ｔに接続され、更に、該出力端子２０ｔには、
唯一のバスバー２１が接続される。

他の構成要素は第１図において、同一の符号が
示す構成要素とそれぞれ同一である。

そして、バスバー２１には、各鍵に対応する各
タツチレスポンサ２０，２０′……の出力端子２
０ｔ，２０′ｔ……が接続されるとともに、唯一
のウインドコンパレータ２２の入力端子が接続さ
れる。

該ウインドコンパレータ２２の第一の出力端子
２２ａはブレークバスバー６に相当するブレーク
信号線６′を通じて、第１図に示すように、タツ
チカウンタ９のクリア端子CLに接続され、一
方、該ウインドコンパレータ２２の第二の出力端
子２２ｂはインバータ２３を通じて、メークバス
バー７に相当するメーク信号線７′に接続され、
更に、該信号線７′は、第１図に示すように、ナ
ンドゲート１０ａの一つの入力端子を経てタツチ
データメモリ８の一つの入力端子に接続される。

上記構成において、離鍵状態を検出するに際し
ては、タツチレスポンサ２０の第一、第二のフリ
ツプフロツプ２０ｅ，２０ｇが、第２図Ｃ，Ｄに
示すように、「０」「０」の状態となるので、抵抗
加算器２０ｋの両抵抗器２０ｐ，２０ｑの一端が
接地電位となり、該加算器２０ｋは接地電位の多
元信号を出力する。

そして、タツチレスポンサ２０に割当てられた
キーパルス「０」を出力制御端子２０ａに受ける
と、アナログスイツチ２０ｓが導通状態となり、
該キーパルスのタイムスロツト中、上記加算器２
０ｋからの接地電位の多元信号を出力端子２０ｔ
を通じてバスバー２１に供給する。

他のタツチレスポンサ２０′……も同様に作動
して、各タツチレスポンサに割当てられたタイム
スロツト中に多元信号を出力することにより、バ
スバー２１を時分割で使用するものである。

次に、押鍵状態を検出するに際しては、第一、
第二のフリツプフロツプ２０ｅ，２０ｇは、第３
図Ｃ，Ｄに示すように、「１」、「０」の状態とな
るので、抵抗加算器２０ｋの抵抗器２０ｐの一端
は電源電位Ｅに保たれ、一方、抵抗器２０ｑの一
端は接地電位に保たれる。

而して、該加算器２０ｋは、例えば、両抵抗器
２０ｐ，２０ｑの抵抗値を等しく選定しておく
と、電位E/2の多元信号を出力することとなる。

そして、タツチレスポンサ２０は前記同様に作
動して、割当てられたキーパルスのタイムスロツ
ト中、該多元信号をバスバー２１に供給する。

更に、押鍵完了状態を検出するに際しては、、
第一、第二のフリツプフロツプ２０ｅ，２０ｇ
は、第４図Ｃ，Ｄに示すように、「１」、「１」の
状態となるので、抵抗加算器２０ｋの両抵抗器２
０ｐ，２０ｑの一端は共に電源電位Ｅに保たれ
る。

而して、該加算器２０ｋは電位Ｅの多元信号を
出力し、タツチレスポンサ２０は割当てられたキ
ーパルスのタイムスロツト中、該多元信号をバス
バー２１に供給する。

このようにして、バスバー２１には、各鍵に割
当てられたタイムスロツトにて、各鍵の離鍵状
態、押鍵状態、押鍵完了状態のそれぞれを、該状
態（元）に対応する電位０、E/2、Ｅでもつて表
わして成る多元信号が順次に、且つ、択一的に供
給されるものである。

かかる多元信号はウインドコンパレータ２２に
供給されて、該信号の電位０、E/2、Ｅで表わさ
れる三つの状態（元）は、該コンパレータにより
２ビツトで表わして成るジイジタル信号に変換さ
れる。

即ち、ウインドコンパレータ２２は、1/4Ｅ、
3/4Ｅなる二つのスレシヨルドレベルを備えてお
り、入力端子に供給される多元信号がE/2に到達
すべく1/4Ｅを越えたときは、第一の出力端子２
２ａから出力されるデイジタル信号を「０」から
「１」に反転させ、更に、該多元信号がＥに到達
すべく3/4Ｅを越えたときは、第二の出力端子２
２ｂから出力されるデイジタル信号を「０」から
「１」に反転させるものである。

而して、離鍵状態に対しては、バスバー２１に
供給される多元信号が接地電位であるので、ウイ
ンドコンパレータ２２の第一、第二の出力端子２
２ａ，２２ｂには、それぞれ「０」、「０」が出力
され、結局、第１図に示す構成におけるブレー
ク、メーク両バスバー６，７に相当するブレー
ク、メーク両信号線６′，７′には、それぞれブレ
ーク信号「０」、メーク信号「１」が出力され
る。

また、押鍵状態に対しては、上記多元信号の電
位がE/2であるので、ウインドコンパレータ２２
の第一、第二の出力端子２２ａ，２２ｂには、そ
れぞれ「１」、「０」が出力され、結局、ブレー
ク、メーク両信号線６′，７′には、それぞれブレ
ーク信号「１」、メーク信号「１」が出力され
る。

更に、押鍵完了状態に対しては、上記多元信号
の電位がＥであるので、ウインドコンパレータ２
２の第一、第二の出力端子２２ａ，２２ｂには、
それぞれ「１」、「１」が出力され、結局、ブレー
ク、メーク両信号線６′，７′には、それぞれブレ
ーク信号「１」、メーク信号「０」が出力され
る。

このようにして、ブレーク、メーク両信号線
６′，７′に出力されるブレーク信号とメーク信号
の状態は、第１図に示す構成において、離鍵状
態、押鍵状態、押鍵完了状態の各々に対応するブ
レーク、メーク両バスバー６，７の状態と同一で
あり、而して、後続する信号処理の諸動作も第１
図の構成の場合と全く同一である。

以上のように、この発明は、離鍵状態から押鍵
状態への移行の際におけるチヤツタリングの生じ
ている期間を離鍵状態の期間に繰り入れて、これ
を押鍵状態の期間から除外し、更に、押鍵状態か
ら押鍵完了状態への移行の際におけるチヤツタリ
ングの生じている期間を押鍵完了状態の期間に繰
り入れて、これを押鍵状態の期間から除外するよ
うに構成されているので、この発明によれば、鍵
の押下速度を、鍵に連動するタツチスイツチの可
動接点の跳躍時間に基づいて検出するという簡単
な構成であるにも係わらず、上記タツチスイツチ
のチヤツタリングに起因する押鍵状態の期間の変
動、即ち、上記タツチスイツチの可動接点の跳躍
時間の変動を除去し、鍵の押下速度に忠実に対応
する押鍵状態の期間の計測を可能とし、ひいて
は、鍵の押下速度に忠実に対応する音量制御を行
うことができるという優れた効果がある。

その上、この発明は、各鍵に対応するタツチレ
スポンサが、各タツチレスポンサに割当てられた
タイムスロツトにて供給されるキーパルスに応答
して、該キーパルスのタイムスロツト中に限り、
唯一組みのブレーク、メーク両バスバーの状態を
支配し、離鍵状態に対しては、ブレーク、メーク
両バスバーをそれぞれ「０」、「１」に、押鍵状態
に対しては、これらをそれぞれ「１」、「１」に、
そして、押鍵完了状態に対しては、これらをそれ
ぞれ「１」、「０」に保つようにして、ブレーク、
メーク両バスバーを時分割で使用するように構成
されているので、この発明によれば、各鍵に連動
するタツチスイツチの可動接点に対して、各鍵に
割当てられたタイムスロツトにてキーパルス
「０」を供給して、これをタツチスイツチを通じ
てブレーク、メーク両バスバーに分配供給するよ
うにした従前のタツチレスポンサの場合と、出力
状態が共通となり、而して、既存のタツチコント
ロール装置に対する設計変更、あるいは、改造等
が極めて容易であるとともに、各鍵の状態が時間
に対しての直列信号でもつて表わされるので、前
掲の特願昭55―65664号にて提案されているよう
な、唯一のタツチカウンタを時分割で各鍵に割当
てて、各鍵の跳躍時間をデイジタル量でもつて計
数するように構成されたタツチコントロール装置
に対しては、特に、後続の信号処理に好都合な信
号形態でもつて鍵の状態を表わした信号を供給す
ることができ、適合性が極めて良好であるという
効果もある。

更に、この発明に牽連する第二の発明は、この
発明の構成において、各鍵の状態、即ち、離鍵状
態、押鍵状態、押鍵完了状態を上記各状態に対応
する電位の多元信号に変換してから、これをアナ
ログスイツチを通じて、各タツチレスポンサに対
して割当てられたタイムスロツトにて、バスバー
に供給し、しかる後、ウインドコンパレータでも
つて、上記多元信号を、前記鍵の各状態を表わす
２ビツトのデイジタル信号に再度変換し、上記デ
イジタル信号の各ビツトに基づくブレーク、メー
ク両信号を、ブレーク、メーク両バスバーに相当
するブレーク、メーク両信号線に供給するように
構成されているので、上記第二の発明によれば、
この発明の前記諸効果に加えて、前記この発明の
構成では鍵の数だけ配設される各タツチレスポン
サに２個づつ必要であつたデイジタルスイツチ、
典型的には、トライステートバツフアを１個のア
ナログスイツチに置き代えることができ、而し
て、タツチレスポンサに使用される電子スイツチ
の総量を半減できるという優れた効果がある。

【図面の簡単な説明】

第１図〜第９図はこの発明の実施例に関するも
のであり、第１図はその構成を示すブロツク図、
第２図〜第４図はタツチレスポンサ２０の要部波
形のタイムチヤートであり、第２図は離鍵状態
を、第３図は押鍵状態を、第４図は押鍵完了状態
をそれぞれ示す。第５図〜第８図は、第１図の構
成の要部波形のタイムチヤートであり、第５図は
離鍵状態を、第６図は押鍵状態を、第７図は押鍵
完了状態を、第８図は緩速度の押鍵状態をそれぞ
れ示す。第９図はデータ処理部と楽音再成部の構
成を示すブロツク図である。第１０図はこの発明
に牽連する第二の発明の構成におけるタツチレス
ポンサの構成を抽出して示すブロツク図である。１……クロツクパルスジエネレータ、２……デ
バイダ、３ａ……クロツクパルス供給線、３ｂ…
…マシンサイクル信号線、４……アドレス信号
線、５……デコーダ、６……ブレークバスバー、
７……メークバスバー、８……タツチデータメモ
リ、９……タツチカウンタ、１３……タツチデー
タ信号線、１４……押鍵完了信号線、１５……キ
ーアサイナ、１８……データ処理部、１９……楽
音信号生成部、２０，２０′……タツチレスポン
サ、２０ｅ，２０ｇ……フリツプフロツプ、２０
ｆ，２０ｈ……トライステートバツフア、S₁……
タツチスイツチ、２０ｋ……加算器、２０ｓ……
アナログスイツチ、２１……バスバー、２２……
ウインドコンパレータ、２３……インバータ、
６′……ブレーク信号線、７′……メーク信号線。

Claims

【特許請求の範囲】１各鍵に対応して配設され、キーパルスに応答
して各鍵の離鍵状態、押鍵状態、押鍵完了状態を
検出し、上記各状態に対応する信号をブレークバ
スバー、メークバスバーの各々に出力するタツチ
レスポンサと、上記タツチレスポンサの各々に対
してキーパルスを分配供給するデコーダと、各鍵
に関するタツチデータを記憶し、上記キーパルス
の分配供給に同期して該タツチデータを遂次に出
力するタツチデータメモリと、上記タツチデータ
の供給を受けて前記タツチレスポンサが離鍵状態
を表わす信号をブレークバスバー、メークバスバ
ーの各々に出力している場合には、該タツチデー
タをクリアし、該タツチレスポンサが押鍵状態を
表わす信号をブレークバスバー、メークバスバー
の各々に出力している場合には該タツチデータに
対して特定の数値を加算し、更に、該タツチレス
ポンサが押鍵完了状態を表わす信号をブレークバ
スバー、メークバスバーの各々に出力している場
合には該タツチデータをそのまま保持するような
計数演算処理を行い、演算結果を前記タツチデー
タメモリの各鍵に割当てられたアドレスに記憶さ
せるような記憶更新処理を行うタツチカウンタ
と、送出した選択アドレス信号により指定される
タツチデータメモリのアドレスに記憶されている
タツチデータを読み取り、該タツチデータを上記
選択アドレス信号に基づくキーコードとともに鍵
の数よりも相当に少ない数のシンセサイザモジユ
ールに対して割当てるための割当演算処理を行う
キーアサイナと、上記キーアサイナがバスライン
を使用することなく内部で割当演算処理を行う基
本状態サイクルの期間に限つて前記計数演算処理
及び記憶更新処理を間歇的に行わせるように、上
記割当演算処理及び計数演算処理と記憶更新処理
とを切換える動作切換手段とを備えた電子楽器の
タツチコントロール装置において、前記タツチレ
スポンサは、鍵に連動して、該鍵が離鍵状態のと
きブレーク接点に接触し、該鍵が押鍵状態のとき
ブレーク接点とメーク接点間を跳躍し、該鍵が押
鍵完了状態のときメーク接点に接触する可動接点
を有するタツチスイツチと、該タツチスイツチの
可動接点がブレーク接点に接触しているときは、
「０」の状態にロツクされ、該ロツクが解除され
ているときに限り、各タツチレスポンサに割当て
られたキーパルスに後続するキーパルスに応答し
て、「１」の状態にセツトされる第一のフリツプ
フロツプと、該タツチスイツチの可動接点がブレ
ーク接点に接触しているときは、「０」の状態に
ロツクされ、該可動接点がブレーク接点からメー
ク接点に向つて跳躍しているときは、「０」の状
態にとどまり、該可動接点がメーク接点に接触し
たとき、「１」の状態にセツトされ、該可動接点
がメーク接点からブレーク接点に向つて跳躍して
いるときは、「１」の状態にとどまる第二のフリ
ツプフロツプと、各タツチレスポンサに割当てら
れたキーパルスに応答して、上記第一のフリツプ
フロツプからの出力を該キーパルスのタイムスロ
ツト中、ブレークバスバーに通ずる第一のデイジ
タルスイツチと、各タツチレスポンサに割当てら
れたキーパルスに応答して、前記第二のフリツプ
フロツプからの出力を該キーパルスのタイムスロ
ツト中、メークバスバーに通ずる第二のデイジタ
ルスイツチとから成ることを特徴とする電子楽器
のタツチコントロール装置。２各鍵に対応して配設され、キーパルスに応答
して各鍵の離鍵状態、押鍵状態、押鍵完了状態を
検出し、上記各状態に対応する信号をブレーク信
号線、メーク信号線の各々に出力するタツチレス
ポンサと、上記タツチレスポンサの各々に対して
キーパルスを分配供給するデコーダと、各鍵に関
するタツチデータを記憶し、上記キーパルスの分
配供給に同期して該タツチデータを逐次に出力す
るタツチデータメモリと、上記タツチデータの供
給を受けて前記タツチレスポンサが離鍵状態を表
わす信号をブレーク信号線、メーク信号線の各々
に出力している場合には、該タツチデータをクリ
アし、該タツチレスポンサが押鍵状態を表わす信
号をブレーク信号線、メーク信号線の各々に出力
している場合には該タツチデータに対して特定の
数値を加算し、更に、該タツチレスポンサが押鍵
完了状態を表わす信号をブレーク信号線、メーク
信号線の各々に出力している場合には該タツチデ
ータをそのまま保持するような計数演算処理を行
い、演算結果を前記タツチデータメモリの各鍵に
割当てられたアドレスに記憶させるような記憶更
新処理を行うタツチカウンタと、送出した選択ア
ドレス信号により指定されるタツチデータメモリ
のアドレスに記憶されているタツチデータを読み
取り、該タツチデータを上記選択アドレス信号に
基づくキーコードとともに鍵の数よりも相当に少
ない数のシンセサイザモジユールに対して割当て
るための割当演算処理を行うキーアサイナと、上
記キーアサイナがバスラインを使用することなく
内部で割当演算処理を行う基本状態サイクルの期
間に限つて前記計数演算処理及び記憶更新処理を
間歇的に行わせるように、上記割当演算処理及び
計数演算処理と記憶更新処理とを切換える動作切
換手段とを備えた電子楽器のタツチコントロール
装置において、前記タツチレスポンサは、鍵に連
動して、該鍵が離鍵状態のときブレーク接点に接
触し、該鍵が押鍵状態のときブレーク接点とメー
ク接点間を跳躍し、該鍵が押鍵完了状態のときメ
ーク接点に接触する可動接点を有するタツチスイ
ツチと、該タツチスイツチの可動接点がブレーク
接点に接触しているときは、「０」の状態にロツ
クされ、該ロツクが解除されているときに限り、
各タツチレスポンサに割当てられたキーパルスに
後続するキーパルスに応答して、「１」の状態に
セツトされる第一のフリツプフロツプと、該タツ
チスイツチの可動接点がブレーク接点に接触して
いるときは、「０」の状態にロツクされ、該可動
接点がブレーク接点からメーク接点に向つて跳躍
しているときは、「０」の状態にとどまり、該可
動接点がメーク接点に接触したとき、「１」の状
態にセツトされ、該可動接点がメーク接点からブ
レーク接点に向つて跳躍しているときは「１」の
状態にとどまる第二のフリツプフロツプと、上記
第一、第二のフリツプフロツプの出力を加算し
て、両フリツプフロツプの各状態の組み合せに対
応する電位の多元信号を出力する加算器と、各タ
ツチレスポンサに割当てられたキーパルスに応答
して、上記加算器が出力する多元信号を該キーパ
ルスのタイムスロツト中、バスバーに通ずるアナ
ログスイツチとから成り、更に、上記バスバーに
は、上記多元信号に応答して、該多元信号の電位
を前記第一、第二のフリツプフロツプの各状態の
組み合せに対応する２ビツトのデイジタル信号に
変換し、該デイジタル信号に基づくブレーク信号
とメーク信号のそれぞれをブレーク信号線とメー
ク信号線に出力するウインドコンパレータを付設
して成ることを特徴とする電子楽器のタツチコン
トロール装置。