JPS5812599B2

JPS5812599B2 - 電子楽器のエンペロ−プ発生器

Info

Publication number: JPS5812599B2
Application number: JP51120936A
Authority: JP
Inventors: 昭夫日吉; 晧中田; 「つとむ」鈴木; 栄一郎青木; 栄一山賀
Original assignee: Nippon Gakki Co Ltd
Current assignee: Nippon Gakki Co Ltd
Priority date: 1976-10-08
Filing date: 1976-10-08
Publication date: 1983-03-09
Also published as: DE2745196C2; DE2760029C2; US4178826A; DE2745196A1; JPS5346013A

Description

【発明の詳細な説明】この発明は電子楽器のエンベロープ発生器に関する。

従来のエンベロープ発生器は、所定形状のエンベロープ
波形をエンベロープメモリに記憶し、メモリ読み出し制
御用力ウンタを一定のクロツクパルスで駆動して前記メ
モリに記憶されたエンベロープ波形を読み出すようにし
ていた。

従って、１つのエンベロープ発生器からはエンベロープ
メモリに記憶した１種類のエンベロープ波形しか発生す
ることができなかった。

この発明は１つのカウンタを具える１つのエンベロープ
発生器において、異なる形状のエンベロープ波形を選択
的に発生し得るようにすることを目的とする。

このため、この発明においては、エンベロープ波形の振
幅レベルがカウンタの計数値に対応するように、該カウ
ンタの計数値の増減変化に対応した振幅変化形状のエン
ベロープ波形を発生しうるように構成する。

そして、カウンタの種々の計数態様を各種エンベローブ
波形の形状に対応してカウンタ制御回路にて設定し、選
択した１つの計数態様に従ってカウンタの計数動作を制
御することにより異なるエンベロープ波形のうち所望の
ものを選択的に発生し得るようにしたものである。

ここでいう計数態様とは、カウンタの計数動作を開始さ
せるタイミング、停止させるタイミング、再開させるタ
イミング、計数値の増・減順序、増・減速度（計数用ク
ロツクパルスの速勤、及び増・減速度の切替タイミング
など、計数動作に関する一切の要素の態様をいう。

以下の実施例で使用している「モード」という表現は上
述の「計数態様」に対応するものである。

以下で説明する実施例においては、第８図に示したよう
な「直接キーイングモードＡ」、［サステインモードＢ
」、「パーカツシブダンプモードＣ」、「パーカッショ
ンモードＤ」の４種類のエンベロープ波形の発生が可能
であり、エンベロープ発生制御ロジックはこれら各モー
ドに関して力ウンタの計数動作を選択的に制御しつるよ
うになっている。

この選択を指示するものがエンベロープモード選択信号
である。

更に、カーブセレクト信号を供給することによって、選
択された計数態様を変更することができるようになって
いる。

なお、カウンタ及びエンベロープメモリを用いてエンベ
ロープ波形を読み出す方式の従来のエンベロープ発生器
においてパーカツシブタンプモードのエンベロープ波形
を発生する場合、第１図ａに示すように離鍵と同時にエ
ンベロープが急激に消滅するようになっていた。

この急激な立下りによってクリック音のような感じて楽
音の発音が終了してしまう。

一般にパー力ツシブダンプモードのエンベロープはピア
ノの鍵を発音途中で離鍵したような音を模倣するために
使用されるが、ピアノ音がクリック音ふうに発音終了す
ることは好ましくない。

そこで、この発明においては第１図ｂに示したように、
パー力ッシブダンプモードにおいて、離鍵後に高速のダ
ンプクロックパルスにもとづいて立下り時間の速いデイ
ケイ波形を付加し、クリック音の発生を防ぐようにして
いる。

以下この発明の一実施例を添付図面を参照して詳細に説
明しよう。

第２図のエンベロープ発生器１０は電子楽器において楽
音の音量エンベロープ制御のために利用されるものであ
る。

鍵盤コードＫ１，Ｋ２は鍵盤（図示せず）で或る鍵が押
圧されたとき発生されるもので、押圧鍵が所属する鍵盤
の種類を表わしている。

コードＫ１，Ｋ２の内容と鍵盤種類の関係は下記第１表
の通りである。

デイケイ開始信号ＤＳは上記鍵盤コードＫ０，Ｋ２ヲ生
じさせた鍵の押圧が解除されたとき発生される。

エンベロープ発生器１０において１つのエンベロープ波
形の発生が終了すると後述のようにデイケイ終了信号Ｄ
Ｆが発生される。

前記デイケイ開始信号ＤＳとデイケイ終了信号ＤＦが同
時に発生したことを条件にクリア信号ＣＣが発生される
。

クリア信号ＣＣが発生されると、デイケイ開始信号ＤＳ
及び鍵盤コードＫ１，Ｋ２などが消去される。

従って、鍵盤コードＫ１，Ｋ２は押鍵開始時からクリ
ア信号ＣＣが発生されるまでの間発生し、押鍵された当
該鍵盤の音が電子楽器において発音中であることを表わ
している。

また、デイケイ開始信中ＤＳは離鍵時からクリア信号Ｃ
Ｃが発生されるまでの間発生し、離鍵後の減衰発音中で
あることを表わしている。

なお、アタックパルスＡＰは押鍵当初に１発だけ発生さ
れるパルスである。

これらの信号Ｋ１，Ｋ２，ＤＳ，ＣＣ，ＡＰはキーアサ
イナあるいはチャンネルプロセッサといわれる電子楽器
の発音割当て回路（図示せず）から発生され、エンベロ
ープ発生器１０に供給される。

前記発音割当て回路は、時分割処理によって複数音の同
時発音を可能にする回路であり、複数の時分割発音チャ
ンネルの１つに１つの抑圧鍵の発音を割当てる。

従って、上記の各信号Ｋ１，Ｋ２，ＤＳ，ＣＣ，ＡＰは
これらの信号に対応する鍵の発音が割当てられたチャン
ネルの時間に同期して時分割的に供給される。

このため、これらの信号Ｋ１，Ｋ２，ＤＳ，ＣＣ，ＡＰ
を受入れて動作するエンベロープ発生器１０は、第３図
乃至第５図に詳細を示したように時分割動作が可能とな
っている。

第６図ａは主クロツクパルスφ１を示すグラフで、この
パルスφ１は各チャンネルの時分割動作を制御するもの
であり、例えば１μｓ（マイクロ秒１０−６秒）の周期
を有している。

チャンネル数が１２であるから、主夕ロックパルスφ１
によって順次区切られる１μｓ幅のタイムスロットは第
１チャンネル〜第１２チャンネルに順次対応させられる
。

第６図ｂに示すように、各タイムスロットを順に第１チ
ャンネル時間〜第１２チャンネル時間ということにする
。

各チャンネル時間は循環して発生する。

第６図Ｃに示すように１２μｓの周期をもつ同期クロツ
クパルスφＡは、後述のアタッククロツクパルスやデイ
ケイクロツ久パルスを全チャンネル時間（１２μＳ）に
同期させるために使用される。

第２図において、カウンタ１１の計数出力はメモリ１２
に供給され、その計数値Ｃ■に対応する値のエンベロー
ブ振幅情報に変換される。

メモリ１２の記憶内容は例えば第Ｔ図に示すようになっ
ており、計数値Ｏ附近（０〜７）では指数特性を示し、
その他の計数値（８〜６３）に対してはリュア特性を示
す。

勿論、破線で示したように全計数値（０〜６３）に対し
てリニアな関係を示す振幅情報をメモリ１２に記憶する
ようにしてもよい。

カウンタ１１は、クロツクゲート１３から供給されるア
タッククロツクパルスＡＣによって増数され、デイケイ
クロックパルスＤＣによって減数される。

また、指数的に変化するデイケイエンベロープを折れ線
近似によって得る場合は、カウンタ１１の所定上位ビッ
ト（複数）のデータをライン１４及びゲート１５を介し
てデイケイクロックパルスＤＣのタイミングで小数部カ
ウンタ１６に帰還する。

小数部カワンタ１６における演算の結果生じるキャリイ
信号ＣＲはカウンタ１１の加算入力に供給される。

従って、デイケイクロックパルスＤＣによる減算の程度
が、小数部カウンタ１６からキャリイ信号ＣＲが加わる
頻度に応じて変化し、計数値ＣＶが指数的に変化する。

カウンタ１１の計数値ＣＶの経時変化が発生エンベロー
プの形状に対応しているので、該カウンタ１１の計数動
作を制御することにより種々の形状のエンベロープ波形
を発生することができる。

計数値検出回路１７はカウンタ１１の計数内容が所定値
となったことを検出し、エンベロープ発生制御ロジック
１８に対してカウンタ１１の状態を表わす信号を与える
。

エンベロープ発生制御ロジック１８は、カウンタ１１の
加算あるいは減算、およびその計数速度、計数の開始時
、停止時、などを制御することによって所望の形状のエ
ンベロープ波形を発生させる回路であり、エンベロープ
モード選択ロジック１９から与えられるエンベロープモ
ード選択信号Ｆ１〜Ｆ３によってエンベロープ波形のモ
ードが指定される。

また、カーブセレクト信号ＣＵＳに応じてエンベロープ
モート選択信号Ｆ１〜Ｆ３によって指定されたエンベロ
ープ波形の形状を更に切換えることができる。

クロツクセレクト回路２０は、エンベロープ発生制御ロ
ジック１８の出力にもとづいてクロツクゲート１３を開
放し、チャンネル別クロツクセレクトゲート２１から供
給される複数のクロツクパルスのうち１つをアタックク
ロツクパルスＡＣまたはデイケイクロックパルスＤＣと
してカウンタ１１に供給させる。

この実施例では、鍵盤種類別に異なるアタッククロツク
パルスあるいはデイケイクロックパルスを使用すること
により、エンベロープ形状が同じであってもアタック時
間あるいはデイケイ時間が鍵盤別に異なるようにしてい
る。

従って、上鍵盤及び下鍵盤用アタッククロツク信号ＣＡ
、ペダル鍵盤用アタッククロック信ｆＰ人上鍵盤用デイ
ケイクロック信号ＣＵＤ、下鍵盤用デイケイクロック信
号ＣＬＤ、およびペダル鍵盤用デイケイクロック信号Ｃ
ＰＤを夫々各別に発振し、クロツク同期化回路２２を経
てチャンネル別クロツクセレクトゲート２１に加える。

クロツク同期化回路２２は各クロツク信号ＣＡ−ＣＰＤ
のパルス幅を全チャンネル時間の１循環期間（１２μＳ
）に同期させる回路である。

鍵盤検出回路２３は鍵盤コードＫ１，Ｋ２をデコ．ード
し、その内容に応じて上鍵盤信号ＵＥ、下鍵盤信号ＬＥ
、あるいはペダル鍵盤信号ＰＥｔ−出力する。

また、データＫ１，Ｋ２のいずれかが“１”であれば
、押鍵によって当該チャンネルが発音中となるべきこと
を表わすアタック開始信号ＡＳを出力する。

各鍵盤信号ＵＥ，ＬＥ，ＰＥはその発生タイムスロット
に応じてチャンネル別クロツクセレクトゲート２１を時
分割的に開放し、各チャンネルに割当てられた音の鍵盤
に対応するクロックパルスを時分割的に選択する。

選択されたクロックパルスはアタッククロツク及びデイ
ケイクロック別に多重化され、クロツクゲート１３に供
給される。

エンベロープモード選択ロジック１９はエンベロープフ
ァンクション切替データＦＵ１，ＦＵ２，ＦＵ３，ＦＬ
１，ＦＬ２及び鍵盤信号ＵＥ，ＬＥ，ＰＥにもと
づいて、演奏者によって選択されたファンクションに対
応するエンベロープモード選択信号Ｆ１，Ｆ２，Ｆ３を
各チャンネル別に時分割的に出力する。

この実施例のエンベロープ発生器１０においては、１つ
の押鍵に応答して３つの系列Ｘ１，Ｘ２，Ｘ３から並列
的に３つのエンベロープ波形を発生しうるようになって
いる。

発生可能なエンベロープ波形のモードは第８図Ａ−Ｄに
示した４通りのモードであり、同図Ａは直接キーイング
モード、Ｂはサステインモード、Ｃはバー力ツシブダン
プモード、Ｄはパーカッションモード、である。

第８図においてＫＯはキーオン、ＫＦはキーオフのタイ
ミングを示す。

概ね、このエンベロープ発生器１０は、直接キーイング
モードのエンベローブ波形と残りの３モードのエンベロ
ープ波形のウチ１つとを組合わせて３つの系列Ｘ１，Ｘ
２，Ｘ３のいずれかに夫々振分けて発生するようになっ
ている。

３ビットのエンベロープファンクション切替データＦＵ
１．ＦＵ２，ＦＵ３は上鍵盤音のエンベロープファンク
ションを選択するためのデータ、２ビットのエンベロー
プファンクション切替データＦＬ１，ＦＬ２は下鍵盤音
のエンベロープファンクションを選択するためのデータ
である。

なお、ペダル鍵盤音は常に１つのエンベロープファンク
ションのみが選択されるようになっているので、特別の
選択データは不要である。

このように、この実施例では鍵盤種類別にエンベロープ
ファンクションを選択設定することができるようになっ
ている。

勿論、データＦＵ１〜ＦＵ３，ＦＬ１，ＦＬ２は図示し
ないスイッチ等によって設定される。

ここで、エンベロープファンクションとは、各系列Ｘ１
，Ｘ２，Ｘ３に振分けられるエンベロープモードの組合
せのことをいう。

従って、エンベロープファンクション切替データＦＵ１
，ＦＵ２，ＦＵ３，ＦＬ１，ＦＬ２は、上鍵盤音または
下鍵盤音のチャンネルではどの系列（ＸＩ，Ｘ２
，Ｘｓ）にどのモードのエンベロープ波形を振分ける
、ということを表わしている。

ファンクション切替データをチャンネル別に処理するた
めに、時分割化された鍵盤信号ＵＥ，ＬＥ，ＰＥがエン
ベロープモード選択ロジック１９及びエンベロープファ
ンクションデコーダ２４に加わっている。

第８図Ｂ，Ｃ，Ｄに示したような時間的に変化するエン
ベロープ波形は、エンベロープ発生制御ロジック１８の
制御にもとづいてカウンタ１１及びメモリ１２の系統か
ら発生される。

第８図Ａに示したような直接キーイング波形は直接キー
イング波形発生系列デコーダ２５及び直接キーイング波
形発生部２６の系統から発生される。

勿論、直接キーイング波形のみを発生する場合はカウン
タ１１及びメモリ１２を使用してもよい。

エンベロープファンクションデコーダ２４は、直接キー
イングモードが含まれるファンクション切替データを時
分割的にデコードし、直接キーイング波形発生系列デコ
ーダ２５に時分割化されたデコード出力を加える。

直接キーイング波形発生系列デコーダ２５は、各系列Ｘ
１，Ｘ２，Ｘ３に対応する出力０１，０２，０３ヲ発生
し得るようになっテオリ、上記エンベロープファンクシ
ョンデコーダ２４でデコードされたエンベロープファン
クションにおいて直接キーイングモードのエンベロープ
波形を発生すべき系列（Ｘｔ，Ｘ２，Ｘｓ）に対
応して直接キーイング波形選択信号（０１，０２，０３
）を出力する。

直接キーイング波形発生部２６は、直接キーイング波形
選択信号０１，０２、または０３が供給されている系列
Ｘ１，Ｘ２、またはＸ３において直接キーイングモード
のエンベロープ波形を発生させる。

選択信号０１，０２，０３に対応する系列Ｘ１，Ｘ２，
Ｘ３においては、アタック開始信号ＡＳが生じたときか
らデイケイ開始信号ＤＳが発生するまでの間、すなわち
押鍵開始時から離鍵時に至るまでの間、一定レベルの直
接キーイング波形（第８図Ａ参照）を発生する。

メモリ出力振分けゲート２Ｔは、直接キーイング波形選
択信号０１〜０３が生じていない系列Ｘ１〜Ｘ３にメモ
リ１２から読み出したエンベロープ波形信号を振分ける
ためのゲートである。

例えば、系列Ｘ１及びＸ２で直接キーイングモードのエ
ンベロープ波形を発生し、系列Ｘ８でパーカッションモ
ードのエンベロープ波形を発生する場合、カウンタ１１
及びメモリ１２の系統でバーカションモードのエンベロ
ープ波形を発生し、ゲート２１においてこのエンベロー
プ波形を系列Ｘ８に振分けるようにゲートする。

第２図に概略を示したエンベロープ発生器１０のうち、
カウンタ１１、ゲート１５、小数部カウンタ１６、及び
計数値検出回路１Ｔの詳細例は第４図に示されている。

また、メモリ１２、直接キーイング波形発生部２６、及
びメモリ出力振分けゲート２１の詳細例は第５図に示さ
れている。

エンベロープ発生制御ロジック１８を中心とする残りの
部分の詳細例は第３図に示されている。

第３図乃至第５図を参照した詳細説明の前に、図面にお
いて採用した回路素子の図示方法について第９図を参照
して説明する。

第９図ａはインバータ、同図ｂ，ｃはアンド回路、同図
ｄ，ｅはオア回路である。

アンド回路及びオア回路において入力数が少ない場合は
同図ｂ，ｄの図示方法を採用し、入力数が多い場合ある
いは多数の信号線からいくつかを選択して入力するよう
な場合は同図ｃｔｅの図示方法を採用する。

同図Ｃ＋ｅの図示方法は、回路の入力側に１本の入力線
を描き、この入力線と信号線を格子状に交叉させ、回路
に入力されるべき信号線と入力線との交叉点を丸印で囲
むようにしたものである。

従って同図Ｃの場合、論理式はＱ＝Ａ−Ｂ−Ｄであり、
同図ｅの場合はＱ＝ＡｆＢ十Ｃである。

第９図ｆ，ｇ，ｈは１ビット信号の遅延用シフトレジス
タ（遅延フリツプフロツプ）であり、ブロック中の数字
（「１」あるいは「１２」など）は遅延ステージ数を表
わしている。

同図ｆ，ｇ，ｈのようにシフトクロツクが特に図示され
ていない場合は前述の主クロックパルスφ１（実際は２
相クロツクを使用する）によってシフトされるものであ
り、例えば「１」ステージのシフトは１μＳの遅延を意
味する。

また同図ｉのようにシフトクロツクとしあクロツクパル
スφＡが図示されているものは、１２μＳの周期で与え
られるクロツクパルスφＡ（実際は２相クロツクを使用
する）によって制御される遅延フリツプフロツプを示す
。

なお、この実施例では各チャンネルの信号を時分割的に
処理しているので、種々の遅延要素を経由する処理過程
において同一チャンネルの信号のタイミングを合わせる
ことが必要不可欠である。

そのため第３図乃至第５図の回路の随所において第９図
ｆ〜ｉに示したような遅延フリツプフロツプ及びシフト
レジスタがタイミング調整のために使用されているが、
これらに開しては特に参照番号を付さない。

前述のように、この実施例のエンベロープ発生器１０の
各出力系列ｘ１，ｘ２，５ｃ３から出力されるエン
ベロープモードの切替えは、エンベロープファンクショ
ン切替データＦＵ１〜ＦＵ３，ＦＬｌｔＦＬ２
によって行なわれるわけであるが、下記第２表に各鍵盤
のエンベロープファンクション切替データと各系列Ｘ，
〜Ｘ，から出力されるエンベロープモードとの関係を示
す。

表において、Ａは、第８図Ａに示したような直接キーイ
ングモードを示し、Ｂは、同図Ｂに示したようなサステインモードを示し、Ｃは、同図Ｃに示したようなバーカツシブダンプモード
を示し、Ｄは、同図Ｄに示したようなパーカッションモードを示
す符号である。

第２表の左欄に記した数字１，２．３，４，・・・はエ
ンベロープファンクション番号であり、同じ番号は同じ
ファンクションである（各系列Ｘ１〜Ｘ３から発生する
エンベロープモードの組合わせが同じ）。

例えば、上鍵盤の切替データＦＵ１〜ＦＵ３が“１１１
”のときと、下鍵盤の切替データＦＬ１，ＦＬ２が”１
１”のときは同じ６番のファンクションである。

また、ペダル鍵盤音の場合、２番のファンクションに固
定されているので、サステインモードＢと直接キーイン
グモードＡのエンベロープが発生される。

第２表の右欄には、エンベロープファンクション切替デ
ータの内容に対応する直接キーイング波形選択信号０１
，０２，０３内容を示した。

信号０１は系列Ｘ１，０２はＸ２，０３はＸ８に夫々対
応する。

この信号０１〜０３“１”の系列においては直接キーイ
ング波形発生部２６から発生する直接キーイングモード
のエンベロープ波形を出力し、”０”の系列においては
カウンター１及びメモリー２の系統で発生したエンベロ
ーブ波形を出力する。

尚、この実施例においては全系列Ｘ１，Ｘ２，Ｘ３がす
べて直接キーイングモードのエンベロープを出力する場
合は、カウンター１及びメモリー２の系統で直接キーイ
ング波形を発生するようになっている。

従って、第２表のファンクション番号１の場合のように
全系列Ｘ０〜Ｘ３が直接キーイングモードＡの場合は、
直接キーイング波形選択信号０１〜０，はすべて“０”
である第３図において、エンベロープファンクションデコーダ
２４は、直接キーイング波形発生部２６（第２図）から
直接キーイングモードのエンベロープを発生させる必要
があるファンクションが選択された場合にこれを検出し
、各チャンネル別に時分割的にデコード出力を生じるよ
うに論理が組まれでいる。

第２表を参照すると、そのようなフアンクションは番号
２，３，４，５．８である。

従って、上鍵盤音においては、ファンクション切替デー
タＦＵ，，ＦＵ２，ＦＵ３が夫々上記番号となったとき
下記論理式の通りアンド回路２８〜３２が動作するよう
になっている。

尚、アンド回路２８〜３２は上鍵盤信号ＵＥによって動
作可能にされる。

アンド回路２８・・・（番号８を検出）ＦＵ１−ＦＵ２・ＦＵ３・ＵＥアンド回路２９・・・（番号５を検出）ＦＵ２−ＦＵ２−ＦＵ３・ＵＥアンド回路３０・・・（番号４を検出）ＦＵ１・ＦＵ２・ＦＵ３・ＵＥアンド回路３１・・・（番号３を検出）ＦＵ１・ＦＵ２・ＦＵ３・ＵＥアンド回路３２・・・（番号２を検出）ＦＵ１・ＦＵ２・ＦＵ３・ＵＥまた、下鍵盤音においては、ファンクション切替データ
ＦＬ１ｔＦＬ２が番号２となったとき動作するように、ＦＬ１・ＦＬ２・ＬＥという論理がアンド回路３３に組まれている。

また、ペダル鍵盤音のファンクションは番号２に固定さ
れているのでアンド回路３４はペダル鍵盤信号ＰＥによ
って動作する。

勿論、アンド回路３４を設けずに信号ＰＥをオア回路３
５に直接加えるようにしてもよい。

ファンクション番号２，３，４，５．８において、番号
３と４は系列Ｘ１及びＸ２に直接キーイングモードＡｋ
振分けるものであるので、前記アンド回路３０と３１の
出力をオア回路３６でまとめて直接キーイング波形発生
系列コーダ２５のオア回路３７及び３８に供給する。

デコーダ２５において、オア回路３７は系列Ｘ１に対応
する直接キーイング波形選択信号０１ヲ出力し、オア回
路３Ｂは系列Ｘ２に対応する信号０２ヲ出力し、オア回
路３９は系列Ｘ３に対応する信号０３ヲ出力する。

また、ファンクション番号５は系列Ｘ２に直接キーイン
グモードＡを振分けるものなので、アンド回路２９の出
力をデコーダ２５のオア回路３８に供給する。

ファンクション番号８は系列Ｘ１及びＸ８に直接キーイ
ングモードＡを振分けるので、アンド、回路２８の出力
をデコーダ２５のオア回路３７及び３９に供給する。

ファンクション番号２は系列Ｘ３に直接キーイングモー
ドＡを振分けるものなので、アンド回路３２，３３及び
３４の出力をオア回路３５でまとめてデコーダ２５のオ
ア回路３９に供給する。

従って、ファンクション切替データＦＵ１〜ＦＵ３．Ｆ
Ｌ１，ＦＬ２の値に応じて前記第２表右欄に示すように
直接キーイング波形選択信号０１，０２，０３が発生さ
れる。

上鍵盤信号ＵＥ、下鍵盤信号ＬＥ、ペダル鍵盤信号ＰＥ
は、鍵盤コードＫ１，Ｋ２を鍵盤検出回路２３でデコー
ドし、各鍵盤の音が割当てられているチャンネル時間に
同期して発生される。

鍵盤検出回路２３においてオア回路４０はビットＫ１，
Ｋ２のデータを入力し、鍵盤コードＫ１，Ｋ２が発生
している、すなわち押鍵された音の発音が割当てられて
いるテヤンネルの時間に同期してアタック開始信号ＡＳ
を発生する。

エンベロープモード選択ロジック１９から発生されるエ
ンベロープモード選択信号Ｆ１，Ｆ２，Ｆ３はカウンタ
１１及びメモリ１２の系統で発生すべきエンベロープ波
形のモードを表わしている。

エンベロープ波形のモード選択ロジック１９は鍵盤別に
与えられたファンクション切替データを共通のラインに
まとめることによって、エンベロ−プモード選択信号Ｆ
１，Ｆ２，Ｆ３を得る。

すなわち、前記第２表を参照すれば明らかなように、同
じファンクション番号のものはデータＦＵ１，ＦＵ２と
ＦＬ１，ＦＬ２との値が一致するようになっている。

そこで、データＦＵ１とＦＬ１ｔ−まとめてデータＦ１
を作り、データＦＵ２とＦＬ２をまとめてデータＦ２を
作り、データＦＵ３をデータＦ３とするように論理が組
まれている。

なお、ペダル鍵盤音のファンクションは番号２に固定さ
れているので格別の切替データが与えられないが、上鍵
盤の切替データＦＵ１〜ＦＵ３の番号２の値′″１００
”と同じ値のＦ１〜Ｆ３’ｋ発生させればよい。

各切替データＦＵ１〜ＦＵ３，ＦＵ，，ＦＬ２は直流的
に与えられているため、各鍵盤信号ＵＥ，ＬＥ，ＰＥに
よって各鍵盤音が割当てられたチャンネル時間に同期し
てデータを選択し、エンベロープモード選択信号Ｆ１．
Ｆ２，Ｆ３が各チャンネル別に時分割的に供給される。

従って、エンペロープモード選択ロジック１９において
は、アンド回路４１にデータＦＵ１と上鍵盤信号ＵＥを
入力し、アンド回路４２にデータＦＬ１と下鍵盤信号Ｌ
Ｅを入力し、アンド回路４３にペダル鍵盤信号ＰＥを入
力し、これらアンド回路４１〜４３の出力をオア回路４
４でまとめてデータＦ１を得る。

なお、アンド回路４３を特に設ける必要はなく、信号Ｐ
Ｅをオア回路４４に直接加えてもよい。

また、アンド回路４５にデータＦＵ２と上鍵盤信号ＵＥ
’ｋ入力し、アンド回路４６にデータＦＬ２と下鍵盤信
号ＬＥを入力し、両アンド回路４５．４６の出力をオア
回路４７でまとめてデータＦ２を得る。

また、データＦＵ３と上鍵盤信号ＵＥをアンド回路４８
に加え、データＦ３を得る。

エンベロープモード選択信号Ｆ１，Ｆ２，Ｆ３の値とそ
れによって選択されるエンベロープモードとの関係を下
記第３表に示す。

エンベロープ発生制御ロジック１８においては、エンベ
ロープモード選択信号Ｆ１，Ｆ２，Ｆ３の値に応じて各
エンベロープモードに対応するアンド回路が動作可能と
なる。

直接キーイングモードＡの場合、信号Ｆ１，Ｆ２，Ｆ３
が“０００”であるため、これらを反転した信号が加わ
るアンド回路４９及び５０が動作可能となる。

サステインモードＢの場合は信号Ｆ１，Ｆ２が″１０”
、もしくは信号Ｆ１，Ｆ２，Ｆ３が”００１”であるの
で、アンド回路５１または５２でこれを検出し、オア回
路５３を経てサステインモード選択信号ＢＥを発生する
。

オア回路５３の出力″１”はアンド回路５４，５５及び
５６を動作可能にする。

パーカツシブダンプモードＣとパーカッションモードＤ
の場合は、信号Ｆ２が共に″ｌ”である。

従って両モードＣ，Ｄで共用するアンド回路５７及び５
８は信号Ｆ２力げ１”のとき動作可能となる。

また，信号Ｆｌ，Ｆ２が″′１１”となるのはパーカッ
ションモードＤが選択されたときのみであるから、パー
カッションモード専用のアンド回路５９は信号Ｆ１及び
Ｆ２が″′ｌ”となったとき動作可能となる。

パーカツシブダンプモードＣの専用のアンド回路６０は
、信号Ｆ１が″０”で、オア回路５３の出力が“０”の
とき（サステインモードＢでないとき）動作可能となる
。

クロツク同期化回路２２において、上鍵盤及び下鍵盤用
アタッククロツク信号ＣＡは立上り及び立下り微分回路
６１に加わり、ペダル鍵盤用アタッククロツク信号ＣＰ
Ａは立上り及び立下り微分回路６２に加わる。

上鍵盤用デイケイクロック信号ＣＵＤは立上り及び立下
り微分回路６３に加わ［り、下鍵盤用デイケイクロツク
信号ＣＬＤは立下り微分回路６４に加わり、ペダル鍵盤
用デイケイクロック信号ＣＰＤは立下り微分回路６５に
加わる。

立上り及び立下り微分回路６１のみ詳細を図示したが、
他の立上り及び立下り微分回路６２及び６３も同一構成
である。

また、微分回路６１内において破線で囲んだ部分６６は
立下り微分回路であり、立下り微分回路６４及び６５の
詳細はこの部分６６と同一構成である。

立上り及び立下り微分回路６１，６２、及び６３におい
ては、１２μｓ周期のクロツクパルスφＡによって制御
される遅延フリツプフロツプ６７及び６８を介してクロ
ツク信号を夫々１２μＳずつ遅延する。

そして、アンド回路６９において入力クロツク信号の立
上り部分に同期した１２μｓ幅の立上り検出パルスを得
る。

この立上り検出パルスの周期は入カクロツク信号と同じ
である。

また、アンド回路７０において人カクロツク信号の立下
り部分に同期した１２μＳ幅の立下り検出パルスを得る
。

この立上り検出パルス及び立下り検出パルスをオア回路
７１でまとめて、各人カクロツク信号ＣＡ，ＣＰＡ，Ｃ
ＵＤの２倍の周波数をもち、１２μｓ（１２チャンネル
時間）のパルス幅をもつクロツクパルスＣＡ２，ＣＰ
Ａ２，ＣＵＤ２が各回路６Ｌ６２，６３から得られる
。

なお、回路６１及び６３においてはアンド回路７０から
得られる立下り検出パルスをとり出して、モジュロ２５
のカウンター２及びモジュロ２１動ンタ７３のカウント
クロツクバルスＣＡ’及び口′として出力する。

カウンター２の５ビットの出力がすべて６１”となり、
１２μＳ幅のパルスＣＡ’が与えられたときアンド回路
７４は信号″１”を出力する。

このアンド回路７４の出力が第１のカーブセレクト用ク
ロツクパルスＣＵＡ１として利用される。

このクロツクパルスＣＵＡＩの周波数はクロツクパルス
ＣＡ’の周波数の１，（クロツクパルスＣＡ２の周波数
の百６）であり、パルス幅は１２μｓである。

アンド回路７５はカウンター３の出力とクロツクパルス
ＣＵＤ’によって条件が成立したときパルスＵＤを
出力する。

従って、クロツクパルスＵＤはクロツクパルスＣＵ
Ｄ’の１（夕ロックパルスＣＵＤ２の１）の周波数ｄち
、１２μＳのパルス幅をもつ。

立下り微分回路６４及び６５は前記回路部分６６と同様
に動作するので、クロツクパルスＣＬＤ及びＣＰＤと同
一周波数で１２μｓのパルス幅をもつ夕ロックパルスＣ
ＬＤ’及びＣＰＤ’が出力される。

このクロツクパルスＣＬＤ’，ＣＰＤ’はモジュ口２の
カワンタ７６及び７７で夫々医に分周され、アンド回路
７８．７９ｋ介して１２μｓのパルス幅に整形される。

なお、このエンベロープ発生器１０に電源が投入された
とき、イニシャルクリア信号ＩＣがカウンタ７２，７３
，７６，７７のリセット端子に加わるようになっている
。

夫々１２μＳ幅に同期化された上鍵盤及び下鍵盤用アタ
ッククロツクパルスＣＡ２、ペダル鍵盤用アタッククロ
ツクパルスＣＰＡ２、第１のカーブセレクト用クロツク
パルスＣＵＡ１、第２のカーブセレクト用クロツクパル
スＣＵＤ２、上鍵盤用デイケイクロックパルスＵＤ，下
鍵盤用デイケイクロックパルスＬＤ，及びペダル鍵盤用
デイケイクロックパルスＰＤは、チャンネル別夕ロック
セレクトゲート２１に供給される。

チャンネル別クロツクセレクトゲート２１において、上
鍵盤信号ＵＥはアンド回路８０，８２，８４、及び８５
を動作可能にし、クロツクパルスＣＡ２，ＣＵＡＩ，Ｃ
ＵＡ２，ＵＤを選択する。

下鍵盤信号ＬＥはアンド回路８１及び８６を動作可能に
し、クロツクパルスＣＡ２及びＬＤを選択する。

ペダル鍵盤信号ＰＥはアンド回路８３及び８７を動作可
能にし、クロツクパルスＣＰＡ２及びＰＤを選択する。

各クロツクパルスＣＡ２〜ＰＤは１パルスが１２チャン
ネル時間に同期化されているので、その周波数を損なわ
ずに時分割的に選択することが可能である。

時分割的に選択されたアタッククロツクパルスＣＡ２
，ＣＰＡ２はオア回路３８でまとめられ、アタッククロ
ツクパルスＡＣＰとしてクロツクゲート１３のアンド回
路９０に加えられる。

アンド回路８５，８６．８７で選択されたデイケイクロ
ックパルスＵＤ，ＬＤ，ＰＤはオア回路８９でまとめら
れ、デイケイクロツクパルスＤＣＰとしてクロツクゲー
ト１３のアンド回路９１に加えられる。

また、時分割的に選択された第１カーブセレクト用クロ
ツクパルスＣＵＡ１はクロツクゲート１３のアンド回路
９２に加えられ、第２カーブセレクト用クロツクパルス
ＣＵＤ２はアンド回路９３に加えられる。

また、前記オア回路８８の出力ＡＣＰはクロツクゲート
のアンド回路９４にも加えられ、パー力ツシブダンプモ
ード用のクロツクパルスＤＭＰとして利用される。

クロツクゲート１３の各アンド回路９０〜９４に入力さ
れたク田ノクパルスは、エンベローフ発生制御ロジック
１３からの出力によって、あるいはクロックセレクト回
路２０のオア回路９５，９６、または９７を経由した
制御信号によって選択される。

そして、アンド回路９０の出力はアタッククロツクパル
スＡＣとして、また、アンド回路９１〜９４の出力はオ
ア回路９８でまとめられてデイケイクロックパルスＤＣ
として、ライン９９または１００を経由して第４図のモ
ジュロ６４のカウンタ１１に供給される。

カウンタ１１は全加算器１０１，１０２，１０３，１０
４，１０５，１０６によって構成された６ビットの加算
部と、各ビットの加算結果を各チャンネル毎に時分割的
にホールドするための１２ステージのシフトレジスタと
を具えている。

すなわちカウンタ１１の最下位ビットの加算結果は９ス
テージと３ステージのシフトレジスタ１０７，１０８に
ホールドされ、第２ビットのデータは８ステージと４ス
テージのシフトレジスタ１０９，１１０にホールドされ
る。

更に第３ビットのデータは８ステージと４ステージのシ
フトレジスタ１１１．１１２に、第４ビットのデータは
７ステージ、２ステージ及び３ステージのシフトレジス
タ１１３，１１４及び１１５に、第５ビットのデータは
７ステージ、２ステージ、及び３ステージのシフトレジ
スタ１１６，１１７．１１８に、最上位ビットのデータ
は６ステージ、２ステージ、４ステージのシフトレジス
タ１１９，１２０，１２１において夫々ホールドされる
。

第４図において、１２ステージのシフトレジスタがいく
つかに分けられている理由は、各データのチャンネル時
間を合わせるためである。

このようなチャンネル時間同期化のためにカワンタ１１
の内部には遅延フリツプフロツプが設けられているが、
これらに関しては特に参照番号を付さない。

モジュロ８の小数部カウンタ１６も３ビットの全加算器
１２２，１２３，１２４と１２ステージのシフトレジス
タ１２５，１２６，１２７によって構成されている。

なお、全加算器１０１〜１０６，１２２〜１２４のブロ
ック中に記された記号Ａ，Ｂは入力端ＣＩは下位ビット
からのキャリイ信号入力端、Ｓは当該ビットの加算結果
の出力端、ＣＯはキャリイ信号出力端を示す。

シフトレジスタにホールドされた加算結果は各加算器の
Ｂ入力端に帰還され、Ａ入力端及びＣＩ入力端に加わる
デー夕と加算される。

キャリイ信号出力端ＣＯは上位ビットのキャリイ信号入
力端ＣＩに順次縦続接続されている。

電源投入時にイニシャルクリア信号ＩＣが与えられると
、オア回路１２８及びインバータ１２９を経てカウンタ
クリアライン１３９の信号が“０”になり、カウンク１
１及び小数部カウンタ１６のアンド回路１３０〜１３８
が不動作となって全チャンネルの計数値が０にクリアさ
れる。

第３図のエンベロープ発生制御ロジック１８から後述の
ようにライン１４０を経て計数値クリア信号Ｓｏが与え
られた場合も同様である。

アタツ久特性のエンベロープを発生する場合は後述のよ
うに、アタックパルスＡＣがライン９９及びオア回路１
４１を経てカウンタ１１の最下位ビットの加算器１０１
に入力され、カウンタ１１が増数される。

デイケイ特性のエンベロープを発生する場合は、デイケ
イクロックパルスＤＣがライン１００を経てカウンタ１
１のすべての加算器１０１〜１０６に入力される。

従って、カウンタ１１はデイケイクロックパルスＤＣの
タイミング毎に“１１１１１１”が加算されることにな
り、これはカウンタ１１の内容から“０００００１”を
減算することを意味する。

従って、カウンタ１１は減数される。指数特性のエンベ
ロープの折れ線近似についてこの実施例においてはエン
ベロープ波形のデイケイ部分において指数特性の折れ線
近似を行なうようにしている。

このため、折れ線近似のための演算に使用する小数部カ
ウンタ１６のゲート１５内の各アンド回路１４２，１４
３，１４４はデイケイクロックパルスＤＣが加えられる
ことによって動作可能とされるようになっている。

カウンタ１１の上位ビットのデータは演算回路を含む帰
還回路を介して最下位ビット（加算器１０１）に帰還さ
れる。

その帰還回路に挿入された演算回路がゲート１５及び小
数部カウンタ１６であり、ライン１４ａ，１４ｂ，１４
ｃｋ介して帰還されるカウンタ１１の上位３ビットのデ
ータをその値に対応する（逆比例する）速さのパルスＣ
Ｒに変換して、該カウンタ１１の最下位ビット加算器１
０１のキャリイ信号入力ＣＩに加える働きをする。

カワンタ１１の上位３ビットのデータＣＶ４，ＣＶ，
，ＣＶ，（加算器１０４，１０５，１
０６の出力）はシフトレジスタ１１４，１１７，１２
０からとり出され、インバータで反転された後、ライン
１４ａ，１４ｂ，１４ｃに導かれる。

ライン１４ａ，１４ｂ，１４ｃに供給された反転データ
ｃｖ４，ｃｖ，，ｃｖ６はアンド回路１４２，１４３．
１４４を介してデイケイクロックパルスＤＣの発生タイ
ミング毎に加算器１２２，１２３，１２４に夫々入力さ
れる。

従って、データｃｖ４，ｃｖ，，Ｃ■６はデイケイクロ
ックパルスＤＣの発生タイミング毎に小数部カウンタ１
６で繰返し加算される。

小数部カウンタ１６は３ビットであるので、その計数値
が１０進数の８に成る毎に１発のキャリイ信号ＣＲが加
算器１２４から出力される。

このキャリイ信号ＣＲはカウンタ１１の最下位ビット加
算器１０１に加わり、該カウンタ１１が増数されるよう
に作用する。

しかし、同時にデイケイクロックパルスＤＣがライン１
００を経てカウンタ１１に加わり、該カウンタ１１を減
数するように作用するので、事実上は、キャリイ信号Ｃ
Ｒが小数部カウンタ１６から与えられるときはカウンタ
１１の計数値Ｃｖ１〜Ｃ■６は変化しない。

すなわち、カウンタ１１の加算入力に加わるキャリイ信
号ＣＲは、カウンタ１１がデイケイクロックパルスＤＣ
によって減数されることを抑止するように作用する。

この演算動作の一例を第４表に示す。

第４表の左欄の数字１，２，３，…はデイケイクロック
パルスＤＣが与えられるタイミングを示している。

キャリイ信号ＣＲの欄の矢印はキャリイ信号ＣＲが発生
されることを示す。

カウンタ１１の計数値力｛”１１００００”のとき小数
部カウンタ１６の計数値力５”ＯＯＯ”であるとすると
、その次にデイケイクロックパルスＤＣが与えられると
（タイミング２）、帰還データＣＶ６，ＣＶ，，ＣＶ４
ＬＥつて小数部カウンタ１６の内容が“００１”となる
。

このときカウンタ１１は減数され、″１０１１１１”と
なる。

ゲート１５を介して小数部カウンター６に加わるデータ
ＣＶ６，ＣＶ５，ＣＶ４は、前の計算タイミングにおけ
るカウンター１の計算結果のうち上位３ビットデータＣ
ｖ６，ＣＶ，，Ｃ■４が反転されて加わっている。

従って計算タイミング２のときは、計算タイミング１の
ときのデータｃｖ６，ｃｖ，ＣＶ４″１１０”を反転し
た値″００１”が小数部カウンター６に加わる。

従って第４表の計算タイミング３から１２まではデータ
Ｃ■６〜Ｃ■４の値“１０１″を反転した値“０１０”
が少数部カウンタ１６に繰返し与えられる。

計算タイミング２から５までは小数部カウンター６から
キャリイ信号ＣＲが発生されないので、カウンター１は
デイケイクロックパルスＤＣによって順次減数される。

しかし計算タイミング６になると、小数部カウンター６
による計数結果は″１００１”となるのでキャリイ信号
ＣＲが発生する。

このとき、カウンター１は前の計算タイミング５のとき
の計算結果”１０１１００”に対して、減算入力として
作用するデイケイクロックパルスＤＣによるデータ″″
１１１１１１”と、キャリイ信号ＣＲによる加算入力デ
ータ″’０００００１”とが加算される。

この演算においては、最上位ビット加算器１０６からキ
ャリイ出力ＣＯが生じるだけであり、実質的な計数はな
されない。

従ってカウンター１の計数値は変化しない。

以下同様に、小数部カウンタ１６からキャリイ信号ＣＲ
が生じたときはカウンタ１１の計数値が変化しない（減
数されない）小数部カウンター６はモジュロ８であるの
で、カウンター１からの帰還データＣＶ６，ＣＶ５Ｃ
ｖ４の１０進値ｔ−Ｋとすると、デイケイクロツクパル
スＤＣがｋ個供給される毎に１個キャリイ信号ＣＲが発
生される。

また、カウンター１の４ビット目以上のデータｃｖ４，
ｃｖ５，ｃｖ６が小数部カワンタ１６に帰還されるので
、カウンター１の内容が８ステップ進む（８減算される
）毎に、小数部カウンタ１６の計数レートすなわち入力
データＣＶ６，ＣＶ５，ＣＶ４の値が変化する。

従って、カウンタ１１を８ステップ進ませるために必要
なデイケイクロツクパルスＤＣの数をＮと置くと、（カウンタ１１のステップ数）＝（パルスＤＣによる減算パルス数） −（キャリイ信号ＣＲによる加算パルス数）であるので
、という関係が一般的に成立する。

従って、ＮとＫとの間にはという関係が成り立つ。

パルスＤＣがＮ個与えられると、カウンター１の内容が
８ステップ下がるので、カウンター１の減数変化の傾き
（速度）は「Ｋ」であり、これは小数部カウンター６に
帰還されるデータＣＶ６Ｃｖ５，Ｃｖ４の値Ｋに依存す
ることが判かる。

従って値Ｋが一定の間はカウンター１の値は直線的に変
化し（一定の傾きで変化し）、値Ｋが変化するとカウン
ター１の計数値変化の傾きが変わる。

値Ｋを構成する≠一タＣＶ６，ＣＶ５，ＣＶ４すなわち
ｃｖ６，ｃｖ５，ｃｖ，は３ビットであるので、値Ｋは
８通りに変化する。

すなわち、下記第５表に示したように、モジュロ６４の
カウンター１において値Ｋは領域１〜■の８段階に変化
する。

第５表左側のＣＶの欄には、各領域Ｉ〜■に含まれるカ
ウンター１の計数値Ｃｖの範囲を１０進数で示した。

表において、前述の通り、ｋは各領域Ｉ〜■においてキ
ャリイ信号ＣＲを１個発生させるために要するデイケイ
クロックパルスＤＣの数を示し、Ｎは各領域１〜■にお
いて供給されるパルスＤＣの総数である。

なお、最終領域■においては７ステツプ下がれば計数値
Ｃｖが０となるので、パルス数Ｎは６４ではなく５６で
ある。

第５表と前記第４表を参照すると、第４表の計算タイミ
ング２から１ｌの計数動作は第５表の領域■の動作を示
したものであることが判かる。

領域がＩから■に向けて切替わる毎に値Ｋが順次大きく
なる（カウンター１の減数によって帰還データｃｖ６，
ｃｖ５，ｃｖ，の値が順次小さくなる）ことによって、
前述のカウンター１の計数値変化の傾きＮが各領域毎に
順次緩やかになる。

従って、第１０図に実線で示すように領域Ｉ〜■の８段
階の折れ線によって指数特性のデイケイカーブを得るこ
とができる。

第４図の計数値検出回路１Ｔのアンド回路１４５には、
カウンター１の計数値データＣｖ１〜Ｃ■６がインバー
タで反転されて加わっている。

従って最終領域■においてカウンタ１１の計数値がＯに
なるとアンド回路１４５が出力″１”を生じ、遅延用シ
フトレジスタ１４７を経てアンド回路１４６を動作可能
にする。

アンド回路１４６はライン１００からデイケイクロック
パルスＤＣが与えられる毎に動作し、ライン１４８を経
て小数部カウンタ１６の加算器１２２のキャリイ信号入
力端に信号″１”を加えるカウンタ１１の値がオール″
０”のときは帰還データＣＶ６，ＣＶ５，ＣＶ４は常に
″１１１”である。

従って小数部カウンタ１６からは、デイケイクロックパ
ルスＤＣが加えられる毎に絶えずキャリイ出力ＣＲが生
じ、カウンタ１１に１を加算する。

デイケイクロックパルスＤＣによってカウンタ１１には
常に”１１１１１１”が加えられるが、同時に上記キャ
リイ信号ＣＲによって常に″１”が加算されるので、該
カウンタ１１は常に計数値０を保持する。

以上説明した演算動作は、すべて各チャンネル別に時分
割的に実行される。

従って、参照番号を付していない多くの遅延フリツプフ
ロツプは各計算回路における計算データ同士のチャンネ
ル時間を一致させるように配されている。

また、カウンタ１１において各シフトレジスタからとり
出す信号の遅延ステージ数を異なるものがあるが、これ
もチャンネル時間を一致させるためである。

例えば、加算器１０５と１０６のデータは、その間に挿
入された遅延フリツプフロツプ１４９によって１μｓの
ずれがあるので、ライン１４ｂにはシフトレジスタ１１
６と１１７によって９μｓ遅延してデータＣＶ５を導き
、ライン１４ｃにはシフトレジスタ１１９と１２０によ
って８μＳ遅延してデータＣＶ６を導き、両データＣＶ
，，ＣＶ，のチャンネルを一致させている。

サステインモードについて第１１図ａは、サステインモードが選択された場合の時
間Ｔに伴なうカウンタ１１の計数値ＣＶの変化を示した
図である。

サステインモードＢが選択された場合、第３図のエンベ
ロープ発生制御ロジック１８においてアンド回路５４，
５５．５６が動作可能となる。

デイケイ開始信号ＤＳが発生していす、かつカウン．夕
１１の計数内容ＣＶ１〜Ｃ■６がすべて“１”でなけれ
ばアンド回路５４の条件が成立し、クロツクゲート１３
のアンド回路９０を動作可能にする。

鍵が押されると、鍵盤信号ＵＥ，ＬＥ，ＰＥの何れか力
げｌ”となり、チャンネル別クロックセレ．クトゲート
２１のオア回路８８を経てアタッククロックパルスＡＣ
Ｐが上記アンド回路９０に供給される。

従って、鍵が押されると、まず、アンド回路９０を介し
てパルスＡＣＰがアタッククロツクパルスＡＣとして選
択され、ライン９９を経てカウンタ１１の加算入力に加
わる。

すなわち、カウンタ１１のオア回路１４１を経て最下位
ビット加算器１０１にのみ加わる。

これによって、アタッククロツクパルスＡＣの速度で、
カウンタ１１の計数値Ｃ■がＯから６３まで順次増加さ
れる。

以上のように、加算によってアタック部分ＡＴＴ（第１
１図ａ）のエンベロープ波形が作られる。

このアタック部分ＡＴＴの波形はカウンタ１１のモジュ
ロに対応した６３ステップの分解度をもつ。

計数値ＣＶが最大値６３になったときはデータ・Ｃｖ１
〜Ｃｖ６がすべて″ｌ”であるので、これを計数値検出
回路１７のアンド回路１５０で検出し、アンド回路１５
１、オア回路１５２を介してシフトレジスタ１５３の当
該チャンネルに信号″′ｌ”？記憶させる。

この記憶はアンド回路１５４を介して自己保持される。

尚、エンベロープ発生制御ロジック１８のオア回路５３
からライン１５５及びシフトレジスタ１５６を経てサス
テインモード選択信号ＢＥが与えられているときだけア
ンド回路１５１及び１５４が動作可能となる。

アンド回路１５０で計数値ＣＶがすべて″１”となった
ことが検出されると、オア回路１５２を経て第３図のエ
ンベロープ発生制飢ロジック１８にオール１検出信号Ａ
Ｌが加わる。

オール１検出信号ＡＬ１は前記シフトレジスタ１５３に
記憶されるので、以後、計数値ＣＶが変化しても該信号
ＡＬ１は消滅しない。

エンベロープ発生制御ロジック１８において、オールｌ
検出信号ＡＬ１が“１”となることによってインバータ
を介してアンド回路５４に信号”０”が加わり、クロツ
クゲート１３のアンド回路９０が不動作となる。

従ってアタッククロツクパルスＡＣが阻止される。

こうして、カウンタ１１の計数が停止され、一定の計数
値（この場合は６３）が保持されてサスイン部分ＳＵＳ
（第１１図ａ）の波形を得る。

押されていた鍵が離されると、ディケイ開始信号ＤＳ力
げ１″となり、ライン１６０を経てエンベローブ発生制
御ロジック１８のアンド回路５６に供給される。

アンド回路５６の出力″１”はオア回路９５を経てクロ
ツクゲート１３のアンド回路９１及び９３に加わる。

後述のカーブセレクト機能が選択されていない場合、オ
ア回路９Ｔの出力は″１”であり、アンド回路９１が動
作可能となり、アンド回路９３は動作しない。

従ってクロックセレクトゲート２１のオア回路８９から
供給されるデイケイクロックパルスＤＣＰがアンド回路
９１で選択され、オア回路９８及びライン１００を経て
デイケイクロックパルスＤＣとしてカウンタ１１の減算
入力に加わる。

カウンタ１１は最大計数値６３で停止していたため、最
大計数値６３から最小値０に向けて減算が行なわれる。

ここで、前述の通り指数特性の折れ線近似を行なう演算
が実行され、第１０図に示したように指数的に変化する
デイケイ部分ＤＥＣのエンベロープ波形を得る。

カウンタ１１の計数値がＯになると、前述の通り、計数
値検出回路１７のアンド回路１４５からオールゼロ検出
信号ＡＬｏが発生され、ライン１５７を経て第３図のア
ンド回路１５８に加わる。

アンド回路１５８の他の入力にはライン１６０及びタイ
ミング調整用のシフトレジスタ１５９を介してデイケイ
開始信号ＤＳが加わっており、同回路１５８の出力”１
”はデイケイ終了信号ＤＦとして前記発音割当て回路（
図示せず）に供給される。

デイケイ終了信号ＤＦが発生されると、当該チャンネル
時間における楽音の発音が終了したことを意味するので
、前記発音割当て回路からクリア信号ＣＣが発生される
。

クリア信号ＣＣは第４図の計数値検出回路１７に加わり
、アンド回路１５１，１５４を不動作にしてオール１検
出信号ＡＬ１の記憶を解除する。

尚、離鍵後のデイケイ終了前に、再び同じ鍵が押された
場合はその鍵の音を前と同じチャンネルに割当てるよう
にする機能（キーオンアゲイン機能）を電子楽器にもた
せる場合があるが、この場合はデイケイ終了信号ＤＦが
発生していなくともそのチャンネルにクリア信号ＣＣが
一旦発生する。

この場合、デイケイ途中でも（カワンタが減数されてい
る最中でも）、オール１検出信号ＡＬ１が″０”になり
、デイケイクロックパルスＤＣに代わってアタッククロ
ツクパルスＡＣが選択サれるようになる。

従って、当該チャンネルのエンベロープ波形をデイケイ
の途中から立上らせることができる。

尚、サステインモードにおけるアタック部分ＡＴＴｋ極
めて急峻な立上りにすることもできる。

この場合の一つの方法としてアタッククロツクパルスＡ
ＣＰすなわちクロツク信号ＣＡ，ＣＰＡとして超高速の
クロツクを用いることが考えられる。

また別の方法として、アタッククロツクＡＣによるカウ
ンタ１１の加算を行なわずに、押鍵によってアタック開
始信号ＡＳが″１”に立上ると同時に後述のカウンタセ
ット信号Ｓ１を発生し、カウンタ１１の計数値を１度に
最大値″１１１１１１”にセットし、アタック部分ＡＴ
Ｔを経ずに始めからサステイン部分ＳＵＳが発生される
ようにしてもよい。

サステインモードにおけるカーブセレクト第１１図ａに
符号ＡＴＴ，ＳＵＳ，ＤＥＣで示した部分から成るエ
ンベロープが通常のサステインモードの形状である。

ここで、カーブセレクト機能を働かせると、符号ＡＴＴ
，ＤＥＣ１，ｓＵｓ’，ＤＥＣ２で示した部分から成る
エンベロープに切替わる。

カーブセレクト機能を働かせる場合、カーブセレクト信
号ＣＵＳ力げ１”となり、第３図のアンド回路１６１が
動作可能となる。

アンド回路１６１の他の入力には上鍵盤信号ＵＥが加わ
っており、上鍵盤音のチャンネル時間でのみカーブセレ
クト信号ＣＵＳが選択され、エンベロープ発生制御口）
ジツク１８のアンド回路５５に加わる。

すなわち、この実施例においては上鍵盤音に対してのみ
カーブセレクト機能を働かせることができるようになっ
ている。

アタック部分ＡＴＴは通常のサステインモードの場合と
同様に、パルスＡＣＰをアタッククロックパルスＡＣと
してカワンタ１１に加え、該カウンタ１１０から６３ま
で順次増数させることにより実現される。

カウンタ１１の計数値が最大値６３になると、オール１
検出信号ＡＬ１が計数値検出回路１７から発生され、エ
ンベロープ発生制御ロジック１８のアンド回路５５に加
わる。

アンド回路５５は、サステインモードＢが選択されてい
ること、カーブセレクト信号ＣＵＳ力げ１”であること
、デイケイ開始信号ＤＳが″０”であること、及びカウ
ンタ１１の計数値Ｃ■が４７以下でないこと（信号ＣＶ
４７が″０”であること）、を条件に前記信号ＡＬ１が
″１”になると動作し、出力″１″をクロツクゲート１
３のアンド回路９２及びライン１６２に供給する。

アンド回路９２が動作可能になると、チャンネル別クロ
ックセレクトゲート２１から供給される第１カーブセレ
クトクロツクパルスＣＵＡ１が選択され、オア回路９８
及びライン１００を経てデイケイクロックパルスＤＣと
してカウンタ１１の減算入力に加わる。

従って、カウンタ１１では第１カーブセレクトクロツク
パルスＣＵＡ１に従って演算が実行され、最大計数値６
３から徐々に滅数される。

計数値検出回路１Ｔのアンド回路１６３は計数値データ
ＣＶ６〜Ｃｖ１が″１０１１１１”となったとき動作し
、出力”１”をアンド回路１６４に加える。

従って、カウンタ１１の計数値ＣＶが４７になると、ア
ンド回路１６３がこれを検出し、アンド回路１６４、オ
ア回路１６５を介してシフトレジスタ１６６の当該チヤ
ンネル時間に信号″１”を記憶させる。

尚、アンド回路１６４は前記ライン１６２から与えられ
る信号ＣＵＳ’によって、第１カーブセレクトクロ
ツクパルスＣＵＡ１が選択されている間動作可能となっ
ている。

シフトレジスタ１６６に記憶された計数値４７検出信号
ＣＶ４７はアンド回路１６７を介して自己保持されると
共に、エンベロープ発生制御ロジック１８のインバータ
１６８で反転され前記アンド回路５５を不動作する。

これによってアンド回路９２が不動作となり、第１カー
ブセレクトクロツクパルスＣＵＡＩが阻止される。

以上のようにしてカウンタ１１の計数値ＣＶが最大値６
３から４７まで減少し、第１１図ａに示す第１デイケイ
部分ＤＥＣ１のデイケイ波形を得る。

この第１デイケイ部分ＤＥＣ１は前記第５表あるいは第
１０図に示した領域Ｉと■から成る２本の折れ線によっ
て指数特性のデイケイ波形を近似したものである。

計数値検出信号ＣＶ４７が“１”になると、カウンタ１
１の計数が１旦停止されるので、計数値ＣＶが４７のま
ま保持され、サステイン部分ＳＵＳ’が作られる。

離鍵されると、デイケイ開始信号ＤＳが“１”となるの
でエンベロープ発生制御ロジック１８のアンド回路５６
の出力が゛１”となり、クロックゲート１３のアンド回
路９１及び９３に供給される。

カーブセレクト信号ＣＵＳが“１”であるので、インバ
ータ１６９を経てオア回路９７に加わる信号は″０”で
ある。

また、カウンタ１１の計数値ＣＶが２４以上のときは該
オア回路９７の他の入力は″０”であるので、オア回路
９７の出力は″０”であり、アンド回路９３が動作可能
となる。

従って、第２カーブセレクトクロツクパルスＣＵＤ２が
アンド回路９３で選択され、オア回路９８及びライン１
００を経てデイケイクロックパルスＤＣとしてカウンタ
１１及び小数部カワンタ１６のゲート１５に供給される
。

以上のようにして離鍵と共にカウンタ１１の動作が再開
され、第２デイケイ部分ＤＥＣ２の波形が作られる。

第２デイケイ部分ＤＥＣ２の前半は前記第２カーブセレ
クトクロツクパルスＣＵＤ２に従って計算が実行され、
前記領域ｍ，■，ｖの３本の折れ線によって指数的なデ
イケイ特性が近似される。

しかし、領域■の計算が終了し、計数値Ｃ■が２３以下
になると、デイケイクロックパルスＤＣがパルスＣＵＤ
２からＤＣＰに切替わる。

２４以上の計数値、すなわち“１１１１１１”から“０
１１０００”までの計数値データＣＶ６〜ＣＶ５は、デ
ータＣ■６が“１”か、もしくはデータｃｖ５，ｃｖ，
が“１１”という値をとる。

そこで、計数値検出回路１７においてデータＣ■５とと
ＣＶ４をアンド回路１７０に加えてその出力をオア回路
１７１に加えると共に、データＣＶ６をオア回路１７１
に加えることにより、計数値ＣＶが２４以上であること
を検出している。

計数値Ｃ■が２３以下になると、オア回路１７１の出力
が″′Ｏ”となり、インバーター７２の出力力げ１”と
なる。

インバーター７２の出力”１″は計数値２３以下検出信
号ＣＶ２３として第３図のオア回路９７に加わる。

従って計数値ＣＶが２３以下となるとオア回路９７の出
力が”１”となり、クロツクゲート１３のアンド回路９
３が不動作となって、アンド回路９１が動作可能となる
。

これにより、デイケイクロックパルスＤＣＰがアンド回
路９１で選択され、カウンター１及び小数部カウンター
６のゲート１５に供給される。

こうして、計数値２３以下の領域■，■，■に関する計
算はデイケイクロックパルスＤＣＰに従って実行される
。

第２カーブセレクトクロツクパルスＣＵＤ２に対応する
デイケイクロックパルスＤＣＰは上鍵盤用のデイケイク
ロックパルスＵＤである。

前述の通り、このクロツクパルスＵＤはクロツクパルス
ｌＣＵＤ２の１の周波数である。

従って第１１図ａに示したように第２デイケイ部分ＤＥ
Ｃ２において、第２カーブセレクトクロックパルスＣＵ
Ｄ２に従って折れ線近似の演算を行なった領域ｍ，ｉｖ
，■の部分に比べて、クロツクパルスＵＤに従って折れ
線近似演算を行なった領域■，■，■の部分の変化は極
めて緩やかである。

ノ々一カツションモードについて第１１図ｂはパーカッションモードが選択サれた場合の
カウンター１の計数値Ｃ■の時間的変化を示したもので
、一定の指数特性のデイケイカーブＰＤＥＣが通常のパ
ーカッションモードを示シ、指数特性が２段階に切替わ
るデイケイカーブＰＤＥＣ２がカーブセレクト機能を働
かせた場合のパーカッションモードヲ示ス。

鍵の押し始めにおいて、該鍵の発音が割当てられたチャ
ンネル時間に同期して１発のアタックパルスＡＰがライ
ン１７：ｌ経てエンベロープ発生制御ロジック１８のア
ンド回路５７に供給される。

パーカッションモードＤが選択されている場合はアンド
回路５７．５８．５９が動作可能となるので、アタック
パルスＡＰはアンド回路５７を経てオア回路９６に加わ
る。

従って、アタックパルスＡＰに対応してオア回路９６か
ら１μＳ幅のカウンタセット信号Ｓ１が出力される。

カウンタセット信号Ｓ１はライン１７４を経由して第４
図のカウンタ１１に加わり、該カウンタ１１の計数値デ
ータＣ■１〜ＣＶ６ｋすべて”ｌ”にセットする。

．すなわち、第４図のオア回路１７５〜１８０を介して
シフトレジスタ１０７，１０９，１１１，１１３，１１
６，１１９に夫々信号”１”を記憶させる。

こうして、押鍵蟲初においてカウンタ１１の計数値ＣＶ
がＯから１度に６３に増加する。

鍵が押されている最中はデイケイ開始信号ＤＳは゛０”
であり、エンベロープ発生制４ｏジツ／Ａ８のアンド回
路５８の出力力げ１”となる。

このアンド回路５８の出力“ｌ”がオア回路９５を経て
アンド回路９１に加わり、デイケイクロックパルスＤＣ
Ｐｅ選択させる。

従って、カウンタ１１は指数特性の折れ線近似計算を実
行し、計数値Ｃ■が６３から徐々に減数される。

離鍵されると、アンド回路５９が動作し、引き続きアン
ド回路９１でデイケイクロックパルスＤＣＰを選択させ
る。

従って、離鍵に係わりなく、カウンタ１１の減数が遂行
される。

従って、通常のパーカッションモードにおけるデイケイ
カーブＰＤＥＣは、全領域Ｉ〜■が一定のクロツクパル
スＤＣＰに基いて計算され、一定の指数特性のエンベロ
ープを得る。

カーブセレクト信号ＣＵＳが”ｌ”に設定されると、計
数値Ｃ■が６３から２４の間にオア回路９７（第３
図）の出力は”０”であるので、クロツクゲート１３の
アンド回路９３が動作可能となる。

従って、計数値ＣＶが６３から２４までの領域■〜■に
おいては第２カーブセレクトクロツクパルスＣＵＤ２が
デイケイクロックパルスＤＣとしてカウンタ１１及び小
数部カウンタ１６のゲート１５に供給される。

従って、カーブセレクト機能を働かせた場合は、デイケ
イカーブＰＤＥＣ２の前半の折れ線領域Ｉ〜■において
第２カーブセレクトクロツクパルスＣＵＤ２に従って折
れ線近似演算が実行される。

カワンタ１１の計数値Ｃ■が２３以下となると、前述の
通り、検出信号ＣＶ２３が“１″となり、オア回路９７
の出力″１”によってアンド回路９１が動作可能となる
。

従って、カウンタ１１に加わるデイケイクロックパルス
ＤＣが第２カーブセレクトクロツクパルスＣＵＤ２から
クロツクパルスＤＣＰ（上鍵盤用デイケイクロックパル
スＵＤ）に切替わる。

これにより、デイケイカーブＰＤＥＣ２の後半領域■〜
■においては遅いデイケイクロックパルスＤＣＰ（ＵＤ
）に従って折れ線近似演算が実行される。

パー力ツシブダンプモードについてパー力ツシブタンプモードが選択された場合は第１１図
Ｃに示すようにカウンタ１１の計数値Ｃ■が変化する。

ＰＤＥＣ’は通常のパーカツシブダンプモードの
カーブを示し、ＰＤＥＣ２’はカーブセレクト機能を働
かせた場合のカーブを示す。

パー力ツシブダンプモードＣが選択された場合はエンベ
ロープ発生制御ロジック１８のアンド回路５７，５８及
び６０が動作可能となる。

従って、アンド回路５Ｔ及び５８の出力によって、押鍵
中は前記パーカッションモードＤの場合と同様にカウン
タ１１の計数動作が制御される。

発音中に鍵が離されると、ライン１６０のデイケイ開始
信号ＤＳが“１”となり、アタック開始信号Ａｓも″１
”であるのでアンド回路６０の条件が成立する。

アンド回路６０の出力”１”はクロツクゲート１３のア
ンド回路９４に加わり、ダンプクロックパルスＤＭＩ選
択させる。

選択されたダンプクロックパルスＤＭＰはオア回路９８
及びライン１００を経てデイケイクロックパルスＤＣと
してカウンタ１１及び小数部カウンタ１６のゲート１５
に加わる。

ダンプクロックパルスＤＭＰは通常のデイケイ演算に使
用するデイケイクロックパルスＤＣＰよりも高速のもの
を用いる。

尚、この実施例においては、特別のダンプクロックパル
ス発振部を設けずに、オア回路８８から供給されるアタ
ッククロックパルスＡＣＰをダンプクロックパルスＤＭ
Ｐに援用している。

以上のように、押鍵時においては低速のデイケイクロッ
クパルスＤＣＰが折れ線近似演算で使用される（但し、
カーブセレクトの前半においてはパルスＣＵＤ２が使用
される）が、離鍵時には高速のダンプクロックパルスＤ
ＭＰに従って、折れ線近似演算が実行される。

従って、離鍵後は急激にカウンタ１１の計数値Ｃ■が減
少する。

しかし、離鍵と同時に計数値Ｃ■がＯに落ちることはな
く、折れ線によって指数特性を近似しながら減数される
。

カウンタによる直接キーイング波形の発生についてエンベロープモード選択信号Ｆ１〜Ｆ３が直接キーイン
グモードＡｋ指定している場合は、エンベロープ発生制
御ロジック１８のアンド回路４９及び５０が動作可能と
なる。

押鍵中はアタック開始信号ＡＳが“１”、デイケイ開始
信号ＤＳが”０”であるので、アンド回路４９の条件が
成立する。

該アンド回路４９の出力“１”はオア回路９６を経てカ
ワンタセット信号Ｓ１としてカウンタ１１に加わる。

押鍵中はカウンタセット信号Ｓ１が常に“ｌ”となるの
で、オア回路１７５〜１８０を介してカウタ１１の計数
値のＣｖ１〜ＣＶ６がすべて″１”にセットされ続ける
。

離鍵によってデイケイ開始信号ＤＳが″′１”になると
、アンド回路５０が動作し、アンド回路４９が不動作と
なる。

アンド回路５０の出力”ｌ”は計数値クリア信号Ｓ。

とじてライン１４０を経てクリアライン１３９（第４図
）に導かれ、小数部カウンタ１６及びカウンタ１１の計
数値をすべて”０”にする。

従って、押鍵中はカウンタ１１の値が最大値６３に設定
され、離鍵後は最小値Ｏにクリアされるので、第１１図
ｄに示すような直接キーイングモードのエンベロープが
作られる。

メモリ１２についてカウンタ１１の計数値データＣｖ１〜Ｃｖ６は第５図の
メモリ１２に供給され、該メモリ１２に記憶した振幅情
報を読み出すためのアドレス入力となる。

この実施例においてメモリ１２は、カウンタ１１の計数
値Ｃｖ１〜ＣＶ，’ｆｉ−その値に対応するアナログ電
圧に変換するようになっており、入力された計数値デー
タＣ■、〜ＣＶ６をアドレス０〜６３にデコードするた
めのアンド回路群１８１，１８２と、抵抗分圧回路１８
３，１８４と、アンド回路群１８１，１８２のデコード
出力に応じて抵抗分圧回路１８３，１８４から電圧をと
り出すためのアナログゲート群１８５，１８６（図では
電界効果トランジスタによって示されている）とを具え
ている。

抵抗分圧回路１８３のアドレス６３側の電圧供給ライン
１８７には高電圧ＶＨ（例えば−５ボルト）が供給され
、抵抗分圧回路１８４のアドレス６３側の電圧供給ライ
ン１８８には低電圧ＶＬ（例えば０ボルト）が供給され
る。

抵抗分圧回路１８３，１８４のアドレスＯ側の電圧供給
端はライン１８９によって共通接続されている。

分圧回路１８３と１８４は同一構成であるため、ライン
１８９の電圧■やは高電圧■Ｈと低電圧■Ｌの中点の電
圧（例えば−２．５ボルト）である。

従って、抵抗分圧回路１８３及び１８４は高電圧ＶＨと
低電圧■Ｌの電位差の１／２の電圧（例えば２．５ボル
ト）をアドレス０から６３までの６４ステップに夫々分
圧するようになっている。

そして、アドレスＯから７までの８ステップの区間は指
数関数的な分圧比を得るように抵抗が設定され、アドレ
ス８から６３までの５６ステップの区間は等間隔で分圧
されるように等抵抗が直列接続されている。

従って、アドレス入力として加わる計数値データＣＶ１
〜ＣＶ６の値Ｏ〜６３とメモリー２の記憶内容との関係
は前記第７図に実線で示したような関係となっている。

従って、計数値ＣＶが６３から８までの領域１〜■にお
いては該計数値がリニアな関係でアナログ電圧に変換さ
れる。

しかし、第１０図及び第１１図を参照して説明したよう
に計数値ＯＶ自体の変化が折れ線的に指数関係に近似さ
れているので、計数値Ｃ■の変化（すなわちアドレス入
力の変化）に合致した折れ線的なデイケイ指数特性のエ
ンベロープ振幅情報（電圧）がメモリー２から読み出さ
れる。

また、計数値Ｃ■が７からＯに向けてリニアに変化する
最終領域■においては、メモリー２の記憶内容それ自体
が指数的に設定されているので、アドレス入力がリニア
に変化しても自動的に指数的な特性のエンベロープ振幅
情報が読み出される。

カウンター１の計数値Ｃ■そのものの変化と、その計数
値ＣＶにもとづいてメモリー２から読み出されるエンベ
ロープ振幅情報との違いを理解するために最終領域■に
おいてメモリー２から直接読み出される指数特性の波形
を第１０図に破線で示す。

演算による折れ線状の指数近似と、最終領域■における
指数波形の読み出しによるアナログ的な指数近似との組
合せによって、なだらかに０レベルに近づく理想的な指
数特性のデイケイエンベロープを得ることができる。

勿論、メモリ１２のアドレス全域をリニアに設定しても
よく、この場合は最終領域■においても第１０図に実線
で示した計数値ＣＶの変化の通りにエンベロープ振幅値
が読み出される。

尚、第５図に示したメモリ１２は２つの抵抗分圧回路１
８３及び１８４を具え、両回路１８３，１８４には夫々
逆方向に電圧が印加されている。

従って中点電圧ｖＭを挾んで対称形変化する２つのエン
ベロープ波形をアナログゲート群１８５及び１８６の出
力ライン１９０及び１９１から夫々得る。

これは、この実施例においては系列Ｘ１，Ｘ２，Ｘ３か
ら発生したエンベロープ波形を分圧回路として構成され
た楽音波形メモリに加えるようにしているためである。

例えば、系列Ｘ１はメモリ１２の出力ライン１９０から
エンベロープ波形ＨＸ１を得て、出力ライン１９１から
エンベロープ波形ＬＸ１を得る。

このエンベロープ波形ＨＸ１，ＬＸ１は第１２図に一例
を示した楽音波形メモリ１９２の分圧回路１９３の両端
に加わり、該波形ＨＸ１とＬＸ１の電位差が分圧される
。

押鍵された音の周波数に対応して周期的に変化するデー
タｑＦがメモリ１９２のデコーダ１９４に加わり、デコ
ーダ１９４の出力によってゲート１９５が制御され、分
圧回路１９３の出力がとり出される。

従って、楽音波形メモリ１９２からは第１３図に示すよ
うにエンベロープ制御がなされた楽音波形信号ＭＷが読
み出される。

しかし、電圧制御型増幅器や掛算回路などを用いて楽音
波形にエンベロープを付加する場合は、メモリ１２から
読み出すエンベロープ情報は１波形だけでよい。

メモリ１２の出力ライン１９０の信号（上側エンベロー
プ波形）はメモリ出力振分けゲート２７のアナログゲー
ト１９６，１９７，１９８に夫々加わり、出力ライン１
９１の信号（下側エンベロープ波形）は振分けゲート２
７のアナログゲート１９９，２００，２０１に夫々加わ
る。

直接キーイング波形の発生第３図の直接キーイング波形発生系列デコーダ２５から
出力される直接キーイング波形選択信号Ｏ１，０２，Ｏ
３、及びアタック開始信号ＡＳ，及びデイケイ開始信号
ＤＳはタイミング調整用のシフトレジスタ群２０２を経
て第５図の直接キーイング波形発生部２６に供給される
。

直接キーイング波形発生部２６は、高電圧■Ｈを最大レ
ベルのエンベロープ振幅値として各出力系列Ｘ１，Ｘ２
，Ｘ３の上側エンベロープ波形出力ＨＸ１，ＨＸ２，Ｈ
Ｘ３に導くアナログゲート２０３，２０４，２０５と、
ライン１８９の中点電圧■Ｍ１ｏレベルのエンベロープ
振幅値として各出力系列Ｘ１〜Ｘ３の上側及び下側エン
ベロープ波形出力ＨＸ１〜ＨＸ３，ＬＸ１〜ＬＸ３に導
くアナログゲート２０６〜２０８，２０９〜２１１と、
低電圧ＶＬｅ最犬レベルのエンベロープ振幅値として各
出力系列Ｘ０〜Ｘ３の下側エンベロープ波形出力ＬＸ１
〜ＬＸ３に導くアナログゲート２１２，２１３，２１４
とを具えている。

直接キーイング波形選択信号Ｏ１，０２，０３が”ｌ”
の系列においては直接キーイング波形発生部２６から直
接キーイング波形が発生され、該信号Ｏ１，０２，０３
が”Ｑ”の系列においてはゲート２７ｔ−介してメモリ
１２から読み出されたエンベロープ波形が選択される。

従って、信号０、，０２，０３が”ｌ”のとき、直接キ
ーイング波形発生部２６の各信号０１〜０３に対応する
アンド回路２１５，２１６，２１７，２１８，２１９，
２２０が動作可能となる。

前述の通り、直接キーイング波形選択信号０１〜０３は
押鍵によって鍵盤信号ＵＥ−ＰＥが発生しているときに
のみ発生される。

また、押鍵中はデイケイ開始信号ＤＳが”０”であるか
ら、インバータ２２１の出力が″１”となり、アンド回
路２１５〜２１７が動作可能となる。

従って、押鍵と同時に前記第２表に示すような組合わせ
で信号０１，０２，０３のいずれかが″１”となると、
それに対応するアンド回路２１５〜２１７の出力が“１
”となってそれに対応するアナログゲート２０３，２１
２、または２０４，２１３、または２０５，２１４が動
作する。

こうして、信号０１〜０３が“１”となっている系列Ｘ
，〜Ｘ８の上側エンベロープ波形出力ＨＸ１〜Ｈｘｓ及
び下側エンベロープ波形出力ＬＸ１〜ＬＸ３に最大レベ
ルの電圧ｖＨおよび■．が供給される。

離鍵によってデイケイ開始信号ＤＳが″′ｌ”となり、
アンド回路２１５〜２１７が不動作となるまで上記最大
レベルの電圧ｖＨおよびＶＩ，が持続的に供給される。

デイケイ開始信号ＤＳが″１”となると、アンド回路２
１８〜２２０が動作し、オア回路２２２〜２２４を経て
アナログゲート２０６〜２０８，２０９〜２１１が動作
される。

これによって、エンベロープ波形のＯレベル電圧として
中点電圧ｖＭが各系列出力ＨＸ１〜ＬＸ３に供給される
。

従って、第１１図ｄに示したような直接キーイングモー
ドのエンベロープ波形を得る。

メモリ出力振分けゲート２７のアナログゲート１９６〜
２０１はノア回路２２５〜２２７の出力によって制御さ
れる。

押鍵によってアタック開始信号ＡＳが″ｌ”となると、
インバータ２２８の出力が”０”となり、ノア回路２２
５〜２２７が動作可能となる。

ノア回路２２５〜２２７の他の入力には各系列の直接キ
ーイング波形選択信号０１，０２，０，が加わっており
、該信号０１−０３が”０”の場合にノア回路２２５〜
２２１の出力が“１”となる。

ノア回路２２５〜２２１の出力”１”によって、対応す
るアナグロゲート１９６、１９９、または１９７，２０
０、または１９８，２０１が動作し、メモリ１２の出力
ライン１９０及び１９１から供給されるエンベロープ波
形信号を各系列の上側エンベロープ波形出力ＨＸ１，Ｈ
Ｘ２，１またはＨＸ３、及び下側エンベロープ波形出力
ＬＸ１，ＬＸ２、またはＬＸ３として導き出す。

例えば、前記第２表に示したエンベロープファンクショ
ン番号１の場合、信号０１，０２，０３ぱ００１”であ
るため、直接キーイング波形発生部２６のアナログゲー
ト２０５及び２１４が動作し、系列Ｘ３の上側エンベロ
ープ波形出力ＨＸ３及び下側エンベロープ波形出力ＬＸ
３に直接キーイングモードのエンベロープ波形が導き出
される。

一方、メモリ出力振分けゲート２７においては系列Ｘ１
とＸ２のアナログゲート１９６，１９７，
１９９，２００が動作し、上側エンベロープ波形出力
ＨＸ１，ＨＸ２及び下側エンベロープ波形出力ＬＸ１，
ＬＸ２にメモリ１２の出力すなわちこの場合はサステイ
ンモードＢのエンベロープ波形が導き出される。

以上のようにして、直接キーイング波形選択信号０１〜
０３の内容に応じて、カウンタ１１及びメモリ１２の系
統で発生したエンベロープ波形と直接キーイング波形発
生部２６で発生した直接キーイング波形とが各系列Ｘ，
〜Ｘ３に振分けられる。

なお、発音割当てが解消されると、当該チャンネル時間
において発生していたアタック開始信号Ａｓが゛０″と
なる。

これにより、インバータ２２８の出力“１”がオア回路
２２２〜２２４を経由し、アナログゲート２０６〜２１
１を動作させる。

従ってＯレベルを表わす中点電圧ＶＭが各系列の上側及
び下側エンベロープ波形出力ＨＸ１〜ＨＸ３，ＬＸ１〜
ＬＸ３に導ひかれ、エンベロープ発生器１０の出力レベ
ルが確実にＯに保持される。

すなわちエンベロープが発生されなくなる。

上記の実施例において、メモリ１２はアナログ電圧を発
生するような構成としたが、デジタル的なエンベロープ
振幅情報を読み出す構成のものを用いることも可能であ
る。

また、メモリ１２としてデジタルーアナログ変換回路を
使用することも可能である。

以上説明したようにこの発明によれば、１つのエンベロ
ープ発生器において計数回路の計数態様を切換えること
によって異なる形状のエンベロープ波形を選択的に発生
することができるので、従来のように異なる形状のエン
ベロープ波形毎に複数のエンベロープ発生器を設ける必
要がなくなり、経済的であり、かつ電子楽器全体の構成
が簡単化される。

【図面の簡単な説明】

第１図ａは従来のカウンタを使用してデジタル処理によ
って発生されるパーカツシブタンプモードのエンベロー
プ波形を示すグラフ、同図ｂはこの発明のエンベロープ
発生器で発生し得るパーカツシブダンプモードのエンベ
ロープ波形を示すグラフ、第２図はこの発明のエンベロ
ープ発生器の一実施例の概略を示すブロック図、第３図
乃至第５図は第２図の各部の詳細を３つの部分に分けて
示すもので、第３図は計数動作制御部分を中心にして示
す詳細ブロック図、第４図はカウンタ部分を中心にして
示す詳細ブロック図、第５図はメモリ部分を中心に示す
詳細ブロック図、第６図は上記実施例で使用するクロッ
クパルス等の時間関係を示すタイミングチャート、第７
図は同実施例で使用するメモリの記憶内容とカウンタの
計数値との関係を略示するグラフ、第８図は同実施例装
置で発生可能なエンベロープモードの概略を示すグラフ
、第９図は各種回路素子の図示方法を説明するための図
、第１０図は折れ線近似による指数特性のデイケイエン
ベロープ波形を発生する場合のカウンタの計数値の変化
を詳細に示すグラフで、参考のために右側縦軸にエンベ
ロープ振幅レベルの目盛りを記し、最終領域■の計数値
は指数関数値に変換されることを破線で示したもの、第
１１図ａ − ｄは各種エンベロープモードを実現する
場合のカウンタの計数値の変化を折れ線によって略示し
たグラフで、同図ａはサスティンモード、ｂはパーカッ
ションモード、Ｃはパーカッシフタンプモード、ｄは直
接キーイングモードを示すものであり、同図ａ ” ｃ
は通常のモードとカーブセレクト機能を働かせた場合の
モードとを同一グラフ上に描いたもの、第１２図は上記
実施例のエンベロープ発生器から発生したエンベロープ
波形を利用する電子楽器の楽音波形メモリの一例を示す
ブロック図、第１３図は第１２図の回路において楽音波
形信号にエンベロープが付加される状態を略示するグラ
フ、である。１０……エンベローフ発生器、１１……カウンタ、１２
……メモリ、１６……小数部カウンタ、１８……エンベ
ロープ発生制御ロジック、２６……直接キーイング波形
発生部、２７……メモリ出力振分けゲート。

Claims

【特許請求の範囲】１複数種類のエンベロープ波形の形状のうち選択され
た１つを示すエンベロープモード選択データを発生する
エンベロープモード選択手段と、所定の波形変化データ
を発生する波形変化データ発生手段と、前記波形変化デ
ータを現在の計数値に対して加算または減算する計数手
段と、前記計数手段の加算または減算の計数態様および
前記波形変化データ発生手段から発生される波形変化デ
ータの速度を、押鍵および離鍵の鍵操作、前記エンベロ
ープモード選択データおよび前記計数手段の現在の計数
値に応答して制御し、前記計数手段の計数値を前記エン
ベロープモード選択データによって指定された形状に従
って経時的に変化させるエンベロープ発生制御論理手段
とを具え、前記エンベロープモード選択データに対応し
て任意のエンベロープ波形信号を前記計数手段から得る
ようにした電子楽器のエンベロープ発生器。２発生し得る複数のエンベロープ波形のうち選択され
た１つを示す２進符号化エンベロープモード選択データ
を発生するエンベロープモード選択ロジックと、エンベ
ロープ波形信号の現在値に対応するエンベロープ波形デ
ータを記憶する記憶手段と、波形変化データおよび前記
記憶手段に記憶されている前記エンベロープ波形データ
の少なくとも１部を受入して両データを演算し、前記記
憶手段の記憶内容を該演算で得られた新エンベロープ波
形データに書き換える演算手段と、鍵盤での押鍵または
離鍵の鍵操作および前記エンベロープモード選択データ
に応答して前記波形変化データを発生するとともに、前
記演算手段の演算動作を変更する制１１ロジック手段と
、前記記憶手段に記憶された前記エンベロープ波形デー
タの少なくとも１部を前記制御ロジック手段にフィード
バックすることにより、前記波形変化データの修正を行
なうフィードバック手段とを具え、選択指定された形状
のエンベロープ波形信号を発生する電子楽器のエンベロ
ープ発生器。３前記エンベロープモード選択ロジックは発生可能な
エンベロープ波形の１つとしてパーカップダンプモード
を含み、前記エンベロープモード選択データが該モード
を示すとき、前記制御ロジック手段と前記演算手段は共
働して前記記憶手段の内容を鍵が押圧されている間最大
値から比較的ゆっくりな第１の速度で順次減少させ、そ
の後離鍵により前記記憶手段の内容を最小値まで前記第
１の速度よりも速い第２の速度で順次減少させ、これに
よって離鍵から急速に減衰するエンベロープ波形信号を
発生するようにした特許請求の範囲第２項記載の電子楽
器のエンベロープ発生器。４前記エンベロープモード選択ロジックは発生可能な
エンベロープ波形の１つとしてパーカツシブモードを含
み、前記エンベローブモード選択データが該モードを示
すとき、前記制４ロジック手段と前記演算手段は共働し
て前記記憶手段の内容を押鍵に応答して最大値とし、そ
の後所定の速度で順次減少させ、押鍵に応答して立上り
、その後所定の速度で減衰するエンベロープ波形信号を
発生するようにした特許請求の範囲第２項記載の電子楽
器のエンベロープ発生器。５前記エンベロープモード選択ロジックは発生可能な
エンベローブ波形の１つとして持続型モードを含み、前
記エンベロープモード選択データが該モードを示すとき
、前記制御ロジック手段と前記演算手段は共働して前記
記憶手段の内容を押鍵に応答して第１の速度で最小値か
ら最大値まで順次増加させ、その後この値を持続させ、
離鍵に応答して第２の速度で該最大値から最小値まで順
次減少させ、押鍵に応答して立上り、その後一定値を持
続し、離鍵に応答して立下るエンベロープ波形信号を発
生するようにした特許請求の範囲第２項記載の電子楽器
のエンベロープ発生器。