JP2947525B2 - エンベロープ発生器 - Google Patents

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、例えば電子キーボード、電子ピアノ、シン
セサイザー等に用いられる楽音発生装置のエンベロープ
発生器に関し、特に複雑なエンベロープを発生するエン
ベロープ発生器に関する。

（従来の技術） 従来、強弱を有する楽音を得るには、波形メモリから
読出した楽音波形データにエンベロープを付加すること
により実現している。すなわち、到達目標値（レベル）
を指定するパラメータである「目標レベルLV」と、目標
値に到達するまでの時間を指定するパラメータであり
「エンベロープ速度パラメータSP」との指定に応じてエ
ンベロープ信号を生成し、この生成されたエンベロープ
信号と波形メモリから読出した楽音波形データとを乗算
することによりエンベロープが付加された楽音を発生す
るようになっている。

このようなエンベロープ発生器においては、例えば発
生すべきエンベロープの現在値を保持しておき、目標レ
ベルLVと現在値との差分にエンベロープ速度パラメータ
SPを乗算し、その結果を現在値に加算するという操作を
繰り返して行うことによりエンベロープ信号を発生して
いる。例えば、第９図に示すように、エンベロープをア
タック部、ディケイ部及びリリース部の３つのフェーズ
に分け、各フェーズについて目標レベルLV及びエンベロ
ープ速度パラメータSPからなるパラメータを記憶してお
き、エンベロープ信号の発生要求があった際に上記パラ
メータを用いて上述した操作を繰り返し実行することに
よりエンベロープ信号を生成している。

したがって、上記従来の方法では多数のフェーズを有
する複雑なエンベロープ信号を発生できないという欠点
があった。

（発明が解決しようとする課題） 本発明は、上記したようにエンベロープをアタック
部、ディケイ部及びリリース部の３つのフェーズに分
け、各フェーズについて目標レベルLV及びエンベロープ
速度パラメータSPからなるパラメータを記憶しておき、
エンベロープ信号の発生要求があった際に上記パラメー
タを用いてエンベロープ信号を生成するものは多数のフ
ェーズを有する複雑なエンベロープ信号を発生できない
という欠点を解消するためになされたもので、簡単な構
成で複数のフェーズを有する複雑なエンベロープ信号を
発生できるエンベロープ発生器を提供することを目的と
する。

［発明の構成］ （課題を解決するための手段） 本発明のエンベロープ発生器は、発生すべきエンベロ
ープの所定の１つのフェーズにおける目標レベルパラメ
ータとエンベロープ速度パラメータとを含む制御パラメ
ータを記憶する第１の記憶手段と、前記１つのフェーズ
に続く次フェーズにおける目標レベルパラメータとエン
ベロープ速度パラメータとを含む制御パラメータを記憶
する第２の記憶手段と、前記第１の記憶手段に記憶され
た制御パラメータに基づき、エンベロープを発生するエ
ンベロープ発生手段と、前記第１の記憶手段に記憶され
た制御パラメータによる前記１つのフェーズに対応した
エンベロープの発生が前記エンベロープ発生手段により
終了した際、前記第２の記憶手段の内容を前記第１の記
憶手段に移す移動手段と、前記第１の記憶手段に記憶さ
れた制御パラメータによるエンベロープの発生が前記エ
ンベロープ発生手段により終了した際、終了信号を発生
する終了信号発生手段と、前記移動手段により前記第２
の記憶手段の内容が前記第１の記憶手段に移された際、
該第２の記憶手段の内容を変更する制御手段と、を具備
したことを特徴とする。

また、本発明にかかる前記終了信号発生手段は、前記
終了信号の発生をマスクする終了信号マスク手段と、該
終了信号をマスクするか否かを指定するマスク指定手段
とを備え、前記マスク指定手段により終了信号の発生を
マスクすることが指定された場合には、該終了信号発生
手段からの終了信号の発生を抑止することを特徴とす
る。

本発明にかかる前記制御手段は、CPUを含み、かつ前
記終了信号発生手段から発生される終了信号を記憶する
終了信号記憶手段を有し、該終了信号記憶手段に該終了
信号が記憶されていることを該CPUが検出した場合、該C
PUが前記第２の記憶手段の内容を変更することを特徴と
する。

また、本発明にかかる前記制御手段は、CPUを含み、
前記終了信号発生手段から発生される終了信号を、該CP
Uに対する割り込み信号として供給し、該割り込み信号
の発生を条件に該CPUにより前記第２の記憶手段の内容
を変更することを特徴とする。

（作用） 本発明においては、第１の記憶手段に記憶された制御
パラメータに基づいて所定フェーズのエンベロープを発
生するとともに、該所定フェーズのエンベロープ発生が
終了したら第２の記憶手段に記憶している制御パラメー
タを第１の記憶手段に移動せしめて次のフェーズのエン
ベロープ発生に備え、この際、終了信号発生手段で終了
信号を発生して制御パラメータの書込要求を発すること
により上記第２の記憶手段にはさらに次のフェーズの制
御パラメータを書き込むようにしたものである。これに
より、簡単な構成であるにも拘わらず、フェーズ数を可
変にできるとともにフェーズ数の制限も撤廃され、複雑
なエンベロープを発生できるものとなっている。

（実施例） 第１図は本発明に係るエンベロープ発生器を適用した
電子楽器の該略構成を示すブロック図である。

図において、中央処理装置（以下、「CPU」と略す）
１は、読出専用メモリ（以下、「ROM」と略す）２のプ
ログラムメモリ部に記憶されたプログラムに応じて電子
楽器の各部を制御するものである。

上記ROM2は、CPU1を動作させるプログラムの他、音色
データ、本発明の特徴に関係する各発音チャネル毎のパ
ラメータ（目標レベルLV、エンベロープ速度パラメータ
SP）、その他の種々の固定データを記憶している。

キースイッチ３は、演奏者の押鍵又は離鍵操作を伝え
る鍵盤スイッチ群である。このキースイッチ３からの情
報はタッチセンサ４に送られるようになっている。

タッチセンサ４は、押鍵又は離鍵された鍵を示すキー
コードと、押鍵の強さを示すタッチデータを周知のタッ
チ検出回路（図示しない）で検出してCPU1に送出するも
のである。

パネルスイッチ５は、電源スイッチ、モード指定スイ
ッチ、音色選択スイッチ、リズム選択スイッチ、各種効
果スイッチ等により構成されるスイッチ群である。この
パネルスイッチ５の設定状態はパネルスキャン回路（図
示しない）により検出され、パネルスイッチコードとし
てCPU1に送出されるようになっている。

トーンジェネレータ６は、CPU1の制御に応じて楽音信
号を生成するための制御を行うものである。つまり、パ
ネルスイッチ５で指定された音色及びキースイッチ３の
押鍵又は離鍵された鍵のキーコードに対応した波形デー
タを波形メモリ９から読出すべく、波形メモリ７に与え
るアドレスを生成するものである。

波形メモリ７は、音色や音高等に対応した複数種類の
波形データを記憶するものであり、トーンジェネレータ
６からのアドレスデータに応じて１種類の波形データが
選択され、音高に応じた速度で順次読出されるようにな
っている。この波形メモリ７から読出された波形データ
は楽音波形信号として乗算器８に供給されるようになっ
ている。

エンベロープジェネレータ９は、CPU1から送られてく
るパラメータに従って楽音波形信号の振幅を制御するエ
ンベロープ信号を発生するものである。このエンベロー
プジェネレータ９で発生されたエンベロープ信号も乗算
器８に供給されるようになっている。このエンベロープ
ジェネレータ９については後に詳述する。

乗算器８は、上記波形メモリ７からの楽音波形信号と
エンベロープジェネレータ９からのエンベロープ信号と
を乗算し、エンベロープが付加された楽音信号を生成す
るものである。これにより音の強弱が制御された楽音の
放音が可能になっている。このエンベロープが付加され
た楽音信号は累算器10に供給されるようになっている。

累算器10は、乗算器８が出力する楽音信号を累積して
加算するもので、時分割で生成される複数の楽音信号を
累算することにより１つの楽音信号として出力するもの
である。この累算器10の出力はD/A変換器11に供給され
るようになっている。なお、この累算器10までの信号処
理はディジタル的に行われるようになっている。

D/A変換器11は、累算器10が出力するディジタル楽音
信号をアナログ楽音信号に変換するものである。このD/
A変換器11の出力はサウンドシステム12に供給されるよ
うになっている。

サウンドシステム12は、アンプ12a及びスピーカ又は
ヘッドホン12bにより構成され、D/A変換器11から供給さ
れた電気信号としてのアナログ楽音信号を音響信号に変
換して放音するものである。

第２図は上記エンベロープジェネレータ９の構成を示
すブロックである。

エンベロープジェネレータ９は、パラメータメモリ2
0、エンベロープデータメモリ21、エンベロープ演算部2
2及び終了信号発生回路23により構成されている。

パラメータメモリ20は、例えば第３図に示すような形
式でパラメータ（目標レベルLV及びエンベロープ速度パ
ラメータSP）を記憶するものである。すなわち、ｎ個の
発音チャネル0ch〜ｎ−1chのそれぞれに対応して、バッ
ファ（Ｂ）及びワーク（Ｗ）の２セットのパラメータが
記憶されるようになっている。

エンベロープデータメモリ21は、例えば第４図に示す
ような形式でエンベロープ値の現在値Σｅ（エンベロー
プ累算値）を記憶するものである。すなわち、ｎ個の発
音チャネル0ch〜ｎ−1chのそれぞれに対し、エンベロー
プ値の現在値Σｅが記憶できるようになっている。

第５図は上記エンベロープ演算部22を中心としたエン
ベロープジェネレータ９をさらに詳細に示すブロックで
ある。図において、加算器30は、パラメータメモリ20の
ワーク（Ｗ）に記憶された目標レベルLVを一方の入力と
し、エンベロープデータメモリ21に記憶された現在値Σ
ｅを他方の入力として演算（減算）を行うものである。
乗算器31は、加算器30の出力を一方の入力とし、パラメ
ータメモリ20のワーク（Ｗ）に記憶されたエンベロープ
速度パラメータSPを他方の入力として乗算を行うもので
ある。さらに加算器32は、エンベロープデータメモリ21
に記憶された現在値Σｅを一方の入力とし、上記乗算器
31の出力を他方の入力として演算（減算）を行うもので
ある。この加算器32の出力がエンベロープ出力として乗
算器８（第１図参照）に供給されるようになっている。
また、比較器33はパラメータメモリ20のワーク（Ｗ）に
記憶された目標レベルLVを一方の入力とし、エンベロー
プデータメモリ21からの現在値Σｅを他方の入力として
比較を行うものである。そして比較の結果、現在値Σｅ
が目標レベルLVのある割合に到達したら、その旨の到達
信号を終了信号発生回路23に送出するようになってい
る。レジスタ34はパラメータメモリ20のバッファ（Ｂ）
の目標レベルLVとエンベロープ速度パラメータSP、及び
ワーク（Ｗ）の目標レベルLVとエンベロープ速度パラメ
ータSPを記憶するものである。このレジスタ34の内容は
セレクタ35及び36に供給されるようになっている。セレ
クタ35は、比較器33からの到達信号に応じてレジスタ34
に記憶されているバッファ（Ｂ）部又はワーク（Ｗ）部
の目標レベルLV及びエンベロープ速度パラメータSPを選
択して出力するものである。このセレクタ35の出力は、
レジスタ34に記憶されているバッファ（Ｂ）部の目標レ
ベルLV及びエンベロープ速度パラメータSPと連結されて
セレクタ36に供給されるようになっている。セレクタ36
は、パラメータメモリ20に書き込むデータを選択するも
ので、CPU1からのデータ又はレジスタ34及びセレクタ35
からのデータのいずれかを選択するようになっている。
セレクタ37は、エンベロープデータメモリ21に書き込む
データを選択するもので、CPU1からのデータ又は加算器
32からのデータのいずれかを選択するようになってい
る。

終了信号発生回路23は、エンベロープ演算部22の比較
器33からの到達信号を受けてCPU1に対する終了信号EDを
発生するものである。この終了信号発生回路23にはマス
ク回路（図示しない）が設けられており、CPU1からのマ
スク信号により終了信号EDの発生を抑止できるようにな
っている。この終了信号EDのマスク／アンマスクは、CP
U1がパラメータをパラメータメモリ20に書き込む際に指
定するようになっている。これは、例えばディケイフェ
ーズの場合には目標点に到達してもパラメータを書き換
える必要がないから、マスクしてCPU1に対する終了信号
EDの発生を抑止する制御に用いられる。

次に、上記構成において、第６図のフローチャートを
参照しながらエンベロープジェネレータ９の動作を主体
に説明する。

演奏者によってキースイッチ３が押下されることによ
りタッチセンサ４で検出されたキーコード及びタッチデ
ータがCPU1に送出されると、CPU1は発音処理を開始す
る。すなわち、ROM2からパネルスイッチ５で選択された
音色に応じた音色データを読出してトーンジェネレータ
６に送出するとともに、キーコードに応じた周波数ナン
バ（波形メモリ７からの読出し速度を規定するデータ）
をトーンジェネレータ６に送出する。トーンジェネレー
タ６は、音色コードに対応する波形データが記憶されて
いる波形メモリ７のアドレスを生成し、周波数ナンバに
応じた速度で波形メモリ７に供給する。これにより、発
音すべき音色の波形データがキーコードに応じた速度で
波形メモリ７から順次読出され、乗算器８に供給され
る。

一方、上記動作と並行して、CPU1はROM2から該当チャ
ネルのパラメータ（目標レベルLV、エンベロープ速度パ
ラメータSP）を読出してエンベロープジェネレータ９の
パラメータメモリ20に書き込む。すなわち、セレクタ36
がCPU1からのデータを通過させるように選択され、パラ
メータの書込動作が行われる。この際、パラメータメモ
リ20のワーク（Ｗ）には生成すべきエンベロープの最初
のフェーズのパラメータが書き込まれ、バッファ（Ｂ）
には次のフェーズのパラメータが書き込まれるようにな
っている。また、エンベロープデータメモリ21の該当チ
ャネル領域の現在値Σｅを初期化する。すなわち、セレ
クタ37がCPU1からのデータを通過させるように選択さ
れ、初期値の書込動作が行われる。さらに、終了信号発
生回路23のマスクが解除され、終了信号発生可能状態に
される。以上の初期動作が終了するとエンベロープジェ
ネレータ９が駆動されて動作を開始する。

まず、パラメータメモリ20のワーク（Ｗ）の該当チャ
ネル領域から目標レベルLVを読出すとともに、エンベロ
ープデータメモリ21の該当チャネル領域から現在値Σｅ
を読出す（ステップＳ）。これら目標レベルLV及び現在
値Σｅは加算器30に供給され、下式により差分値Δｅが
求められる（ステップS2）。

Δｅ＝Σｅ−LV ……（１） 次いで、乗算器31において、パラメータメモリ20のワ
ーク（Ｗ）の該当チャネル領域から読出されたエンベロ
ープ速度パラメータSPと加算器30の出力とを用いて次の
計算を行う（ステップS3）。

Δｅ′＝Δｅ×SP ……（２） さらに、加算器32において、先に読出した該当チャネ
ルの現在値Σｅと乗算器31の出力とを用いて次の計算を
行うことにより現在値Σｅを更新し、エンベロープ累算
値を求める（ステップS4）。

Σｅ＝Σｅ−Δｅ′ ……（３） この更新された現在値Σｅ、つまりエンベロープ累算
値がエンベロープ出力として乗算器８（第１図参照）に
供給される。この際、Δｅ′＞０であれば減少方向、Δ
ｅ′＜０であれば増加方向である。

次いで、先に読出した目標レベルLVと加算器32が出力
する更新された現在値Σｅとを比較器33で比較すること
により現在値Σｅが目標値に到達したか否かが判断され
る（ステップS5）。そして、比較器33が到達信号を出力
しなければ現在値Σｅが目標値に到達していない旨が判
断され、更新された現在値Σｅをエンベロープデータメ
モリ21の該当チャネル領域に書き込む（ステップS9）。

一方、上記ステップS5で比較器33が到達信号を出力す
れば目標値に到達し、１つのフェーズに対するエンベロ
ープ生成が終了した旨が判断され、パラメータメモリ20
のバッファ（Ｂ）の内容をワーク（Ｗ）に書き込む（ス
テップS6）。すなわち、比較器33の出力がセレクタ35に
供給されることにより、セレクタ35はレジスタ34に記憶
されているバッファ（Ｂ）部の目標レベルLV及びエンベ
ロープ速度パラメータSPを通過させるように選択され
る。この際、レジスタ34には現在のバッファ（Ｂ）及び
ワーク（Ｗ）の内容が記憶されているので、この状態で
書き込みが行われることにより、該当チャネル領域のバ
ッファ（Ｂ）及びワーク（Ｗ）の双方に元のバッファ
（Ｂ）の内容が書き込まれ、バッファ（Ｂ）の内容をワ
ーク（Ｗ）に移すという機能が実現されている。これに
より、新たなパラメータで次の目標値に向かってエンベ
ロープの計算が開始され、次のフェーズのエンベロープ
が出力されることになる。

また、上記比較器33の出力は終了信号発生回路23に供
給され、CPU1に対する終了信号EDを発生するか否かの制
御が行われる。すなわち、まず、終了信号EDの発生がマ
スクされているか否かが判断され（ステップS7）、マス
クされていなければ終了信号EDを発生し、CPU1に対して
パラメータ書込要求を出力する（ステップS8）。これに
よりCPU1は、新たなパラメータをパラメータメモリ20の
バッファ（Ｂ）に書き込み、次のフェーズのエンベロー
プ生成に備える。次いで、上述したと同様に更新された
現在値Σｅをエンベロープデータメモリ21の該当チャネ
ル領域に書き込む（ステップS9）。そして、ステップS1
へ戻り、以下同様にしてエンベロープ信号の生成を継続
する。

一方、マスクされていればステップS9へ分岐して上述
したと同様に更新された現在値Σｅをエンベロープデー
タメモリ21の該当チャネル領域に書き込む。そして、ス
テップS1へ戻り、以下同様にしてエンベロープ信号の生
成を継続する。この場合、終了信号発生回路23からの終
了信号ED、つまりパラメータ書込要求は発生されないの
でパラメータメモリ20のバッファ（Ｂ）は変更されずに
元のデータを保持したままである。したがって、これ以
降はパラメータメモリ20へパラメータ書込が行われるこ
とによりマスクが解除されるまで同一のパラメータでエ
ンベロープ生成が行われることになる。このマスク状態
でのエンベロープ生成は、例えばディケイフェーズのエ
ンベロープを生成する場合のように、同一状態を長時間
継続する場合に用いられる。

以上のようにして生成されたエンベロープ信号は、乗
算器８において、波形メモリ７から読出された波形デー
タと乗算されることによりエンベロープが付加された楽
音信号が得られる。このエンベロープが付加された楽音
信号は、累算器10で累算されてD/A変換器11に送られ、
このD/A変換器11でアナログ信号に変換されてサウンド
システム12により放音される。

以上のように、パラメータメモリ20のワーク（Ｗ）に
記憶された制御パラメータとしての目標レベルLVとエン
ベロープ速度パラメータSPに基づいて所定フェーズのエ
ンベロープを発生するとともに、該所定フェーズのエン
ベロープ発生が終了したらパラメータメモリ20のバッフ
ァ（Ｂ）に記憶している制御パラメータとしての目標レ
ベルLVとエンベロープ速度パラメータSPをワーク（Ｗ）
に移動せしめて次のフェーズのエンベロープ発生に備
え、この際、終了信号発生回路23で終了信号EDを発生し
て制御パラメータの書込要求を発することにより上記バ
ッファ（Ｂ）にはさらに次のフェーズの制御パラメータ
を書き込むようにしたので、簡単な構成であるにも拘わ
らず、フェーズ数の制限が撤廃されてフェーズ数を可変
にできるとともに、アタック、ディケイ、あるいはリリ
ースといったフェーズにとらわれることなく、例えば第
７図に示すような任意の形状の複雑なエンベロープを発
生できるものとなっている。

また、ディケイフェーズのように同一状態のエンベロ
ープを継続する場合は、終了信号発生回路23からの終了
信号EDをマスクしてパラメータメモリ20の内容を維持し
つつエンベロープを発生するようにしたのでCPU1の負荷
が軽減され、CPU1を他の処理に振り向けることができ、
より高速かつ多様な処理を行うことができるものとなっ
ている。

さらに、従来のように各フェーズ毎にパラメータをパ
ラメータメモリに用意しておく必要がないので、パラメ
ータメモリの容量を小さくできるという効果もある。

なお、パラメータは、あらかじめROM2に記憶している
が、発音チャネル毎にフェーズ数を変えることもでき、
また、ワーク（Ｗ）の内容をCPU1から直接変更すること
により目標値に到達する以前にエンベロープを湾曲させ
ることもでき、エンベロープ負荷の自由度が増大する。

第８図は、本発明のエンベロープ発生器をデジタルフ
ィルタのカットオフ制御に応用した例を示すものであ
る。すなわち、CPU40の制御のもとに音源回路41から発
生される楽音信号はデジタルフィルタ42でフィルタリン
グされ、サウンドシステムに供給されて放音される。上
記デジタルフィルタ42のフィルタ係数は係数ROM43から
供給され、この係数ROM43内の係数を選択する情報は係
数ROMアドレス発生器44で発生されるようになってい
る。そして、係数ROMアドレス発生器44には、エンベロ
ープジェネレータ45から所定のパラメータが供給される
ようになっている。このエンベロープジェネレータ45
は、上記した実施例のエンベロープジェネレータ９とほ
ぼ同様の構成であるので説明は省略するが、上記実施例
の目標レベルLVに相当するデータとして目標カットオフ
値を、エンベロープ速度パラメータSPに相当するデータ
としてステップデータを割り当てる。そして、上述した
と同様の動作で任意の形状の信号を生成し、この信号に
応じて係数ROMアドレス発生回路44によりアドレスを発
生し、このアドレスに基づいて係数ROM43を読出すこと
により所望のフィルタ係数を得てデジタルフィルタ42に
供給する。これにより音色等が時間経過にともなって変
化する楽音を得ることができる。

また、本発明のエンベロープ発生器は、同様の構成及
び動作により、任意関数発生器としても利用することが
できる。

なお、上記実施例において、終了信号EDをCPU1に対す
る割り込み信号として構成することは勿論可能である。

［発明の効果］ 以上詳述したように、本発明によれば簡単な構成で複
数のフェーズを有する複雑なエンベロープ信号を発生で
きるエンベロープ発生器を提供できる。

【図面の簡単な説明】

第１図ないし第８図はこの発明の一実施例を示すもの
で、第１図は電子楽器の該略構成を示すブロック図、第
２図はエンベロープジェネレータの構成を示すブロック
図、第３図はパラメータメモリの記憶形式を示す図、第
４図はエンベロープデータメモリの記憶形式を示す図、
第５図はエンベロープジェネレータの詳細な構成を示す
ブロック図、第６図は動作を説明するためのフローチャ
ート、第７図は発生されたエンベロープの一例を示す図
であり、第８図は本発明のエンベロープ発生器をデジタ
ルフィルタのカットオフ制御に応用した例を示す図であ
り、第９図は従来のエンベロープ発生動作を説明するた
めの図である。 １……CPU（制御手段）、２……ROM、６……トーンジェ
ネレータ、７……波形メモリ、９……エンベロープジェ
ネレータ（エンベロープ発生手段）、20……パラメータ
メモリ（第１、第２の記憶手段）、21……エンベロープ
データメモリ、22……エンベロープ演算部（移動手
段）、23……終了信号発生回路（終了信号発生手段）。

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】発生すべきエンベロープの所定の１つのフ
   ェーズにおける目標レベルパラメータとエンベロープ速
   度パラメータとを含む制御パラメータを記憶する第１の
   記憶手段と、 前記１つのフェーズに続く次フェーズにおける目標レベ
   ルパラメータとエンベロープ速度パラメータとを含む制
   御パラメータを記憶する第２の記憶手段と、 前記第１の記憶手段に記憶された制御パラメータに基づ
   き、エンベロープを発生するエンベロープ発生手段と、 前記第１の記憶手段に記憶された制御パラメータによる
   前記１つのフェーズに対応したエンベロープの発生が前
   記エンベロープ発生手段により終了した際、前記第２の
   記憶手段の内容を前記第１の記憶手段に移す移動手段
   と、 前記第１の記憶手段に記憶された制御パラメータによる
   エンベロープの発生が前記エンベロープ発生手段により
   終了した際、終了信号を発生する終了信号発生手段と、 前記移動手段により前記第２の記憶手段の内容が前記第
   １の記憶手段に移された際、該第２の記憶手段の内容を
   変更する制御手段と、 を具備したことを特徴とするエンベロープ発生器。
2. 【請求項２】前記終了信号発生手段は、前記終了信号の
   発生をマスクする終了信号マスク手段と、該終了信号を
   マスクするか否かを指定するマスク指定手段とを備え、
   前記マスク指定手段により終了信号の発生をマスクする
   ことが指定された場合には、該終了信号発生手段からの
   終了信号の発生を抑止することを特徴とする請求項１に
   記載のエンベロープ発生器。
3. 【請求項３】前記制御手段は、CPUを含み、かつ前記終
   了信号発生手段から発生される終了信号を記憶する終了
   信号記憶手段を有し、該終了信号記憶手段に該終了信号
   が記憶されていることを該CPUが検出した場合、該CPUが
   前記第２の記憶手段の内容を変更することを特徴とする
   請求項１に記載のエンベロープ発生器。
4. 【請求項４】前記制御手段は、CPUを含み、前記終了信
   号発生手段から発生される終了信号を、該CPUに対する
   割り込み信号として供給し、該割り込み信号の発生を条
   件に該CPUにより前記第２の記憶手段の内容を変更する
   ことを特徴とする請求項１に記載のエンベロープ発生
   器。