JPS6034759B2 - 電子楽器の鍵盤回路 - Google Patents
電子楽器の鍵盤回路Info
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- JPS6034759B2 JPS6034759B2 JP51078647A JP7864776A JPS6034759B2 JP S6034759 B2 JPS6034759 B2 JP S6034759B2 JP 51078647 A JP51078647 A JP 51078647A JP 7864776 A JP7864776 A JP 7864776A JP S6034759 B2 JPS6034759 B2 JP S6034759B2
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- Japan
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- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 4
- 238000003825 pressing Methods 0.000 description 1
- 238000005303 weighing Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G10—MUSICAL INSTRUMENTS; ACOUSTICS
- G10H—ELECTROPHONIC MUSICAL INSTRUMENTS; INSTRUMENTS IN WHICH THE TONES ARE GENERATED BY ELECTROMECHANICAL MEANS OR ELECTRONIC GENERATORS, OR IN WHICH THE TONES ARE SYNTHESISED FROM A DATA STORE
- G10H1/00—Details of electrophonic musical instruments
- G10H1/18—Selecting circuits
- G10H1/183—Channel-assigning means for polyphonic instruments
- G10H1/185—Channel-assigning means for polyphonic instruments associated with key multiplexing
-
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- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
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- Engineering & Computer Science (AREA)
- Acoustics & Sound (AREA)
- Multimedia (AREA)
- Electrophonic Musical Instruments (AREA)
Description
【発明の詳細な説明】
本発明はデジタル処理を行なう電子楽器の鍵盤回路に関
するものである。
するものである。
従来、鍵盤回路の方式として米国特許第
３６１０７９４号「電子楽器の音色と音声を選択するた
めの多重化装置」等に開示されるように、鍵盤の各鍵の
押下、鱗上状態を検知する方法として、各鍵を低音城か
ら高音域へ、または高音域から低音域へ順次走査し、鍵
の押下状態を時分割多重化信号として取り出している。
めの多重化装置」等に開示されるように、鍵盤の各鍵の
押下、鱗上状態を検知する方法として、各鍵を低音城か
ら高音域へ、または高音域から低音域へ順次走査し、鍵
の押下状態を時分割多重化信号として取り出している。
そして該時分割多重化信号から押下鍵のオクターブ、音
名の信号を抽出し記憶するレジスタ群を設けている。該
レジスタは一般に鍵の最大押下数により限定され十数個
とされることが多い。そしてレジスタへの書き込みは前
記時分割多重化信号で行なわれるために、斑に押下され
ている鍵で、該鍵のオクターブ、音名の信号が前記レジ
スタの１つに書き込まれていても、時分割多重化信号は
くり返えし、該鍵に相当する信号が含まれる。そこです
でに書き込まれているレジスタと同じ内容を書き込まな
いための制御が必要である。また鍵が離上された時には
鍵の押下信号がなくなるだけなので、押下信号がなくな
った鍵のオクターブ、青名の信号を抽出し、該信号と同
じ内容が書き込まれているレジスタを捜し、その内容を
消去するか、あるいは該レジスタに対応するェンベロー
プ制御回路へ立下り開始の信号として与える必要があっ
た。
名の信号を抽出し記憶するレジスタ群を設けている。該
レジスタは一般に鍵の最大押下数により限定され十数個
とされることが多い。そしてレジスタへの書き込みは前
記時分割多重化信号で行なわれるために、斑に押下され
ている鍵で、該鍵のオクターブ、音名の信号が前記レジ
スタの１つに書き込まれていても、時分割多重化信号は
くり返えし、該鍵に相当する信号が含まれる。そこです
でに書き込まれているレジスタと同じ内容を書き込まな
いための制御が必要である。また鍵が離上された時には
鍵の押下信号がなくなるだけなので、押下信号がなくな
った鍵のオクターブ、青名の信号を抽出し、該信号と同
じ内容が書き込まれているレジスタを捜し、その内容を
消去するか、あるいは該レジスタに対応するェンベロー
プ制御回路へ立下り開始の信号として与える必要があっ
た。
本発明の目的は鍵の紳下、鱗上を容易に区別して制御し
うる電子楽器の鍵盤回路を提供することである。
うる電子楽器の鍵盤回路を提供することである。
前記目的を達成するために「本発明の電子楽器の鍵盤回
路は鍵盤上の各鍵にそれぞれ特定のキーコードを指定し
ておき、入力キーコード‘こ対応する鍵の押下状態を検
知するマルチプレクサからなる検知回路と、前記各鍵の
キーコードを順次発生するキーコードカウンタと、前記
キーコードを記憶する記憶レジスタと、該記憶レジスタ
の出力と前記キーコードカウンタの出力とを比較し一致
すれば一致信号を出力する比較回路と、キーオンサイク
ルとキーオフサイクルとを区別制御するサイクル制御回
路と、前記キーコードカウンタの出力キーコードと前記
記憶レジスタのキーコードとを前記キーオンサイクル時
とキーオフサイクル時にそれぞれ選択して前記検知回路
に出力するキーコード選択ゲートとを具え、前記検知回
路によりキーオンサィクル時いまだ押下されていない鍵
が新たに押下されたことを検知して前記記憶レジスタに
前記キーコードを記憶せしめ、キーオフサィクル時既に
押下されていた鍵が新たに離上されたことを検知して該
鍵のキーコード‘こ対応する前記記憶レジスタの内容を
消去するように制御されることを特徴とするものである
。
路は鍵盤上の各鍵にそれぞれ特定のキーコードを指定し
ておき、入力キーコード‘こ対応する鍵の押下状態を検
知するマルチプレクサからなる検知回路と、前記各鍵の
キーコードを順次発生するキーコードカウンタと、前記
キーコードを記憶する記憶レジスタと、該記憶レジスタ
の出力と前記キーコードカウンタの出力とを比較し一致
すれば一致信号を出力する比較回路と、キーオンサイク
ルとキーオフサイクルとを区別制御するサイクル制御回
路と、前記キーコードカウンタの出力キーコードと前記
記憶レジスタのキーコードとを前記キーオンサイクル時
とキーオフサイクル時にそれぞれ選択して前記検知回路
に出力するキーコード選択ゲートとを具え、前記検知回
路によりキーオンサィクル時いまだ押下されていない鍵
が新たに押下されたことを検知して前記記憶レジスタに
前記キーコードを記憶せしめ、キーオフサィクル時既に
押下されていた鍵が新たに離上されたことを検知して該
鍵のキーコード‘こ対応する前記記憶レジスタの内容を
消去するように制御されることを特徴とするものである
。
以下本発明を実施例につき詳述する。
第１図は本発明の実施例の構成を示す説明図である。
同図において、１は鍵盤、２はマルチプレクサ回路、３
はキーコード選択ゲート、４はキーコードカゥンタ、５
は比較回路、６は記憶レジスタ、７はしジスタ指定回路
、８はサイクル制御回路である。サイクル制御回路８は
キーオンサィクル、キーオフサィクルとを区別し、キー
オンサィクル時にはサイクル制御信号によりキーコード
選択ゲート３はキーコードカウンタ４により発生する２
進キーコードを選択する。
はキーコード選択ゲート、４はキーコードカゥンタ、５
は比較回路、６は記憶レジスタ、７はしジスタ指定回路
、８はサイクル制御回路である。サイクル制御回路８は
キーオンサィクル、キーオフサィクルとを区別し、キー
オンサィクル時にはサイクル制御信号によりキーコード
選択ゲート３はキーコードカウンタ４により発生する２
進キーコードを選択する。
すなわちタイミングはぐ・とめ２があり、、キーコード
選択ゲート３はぐ２の時間のみ選択されたキーコードを
出力しマルチプレクサ回路２に与える。鍵盤１の各鍵は
キーコードカウンタ４により発生される２進キーコード
にそれぞれ対応している。マルチプレクサ回路２は該２
進キーコードに対応する鍵の押下状態を選択し、キーオ
ンサイクル時にはキーが押下されていればイベント信号
ＥＶ，を取り出す。そしてＥＶ，信号により◇２時に該
２進キーコードを記憶レジスタ６の空きアドレスに記憶
させる。まずキーコードカウンタ４の２進キーコード‘
ま記憶レジスタ６内の各アドレスに記憶してある２進キ
ーコードと比較回路５において◇，時に比較される。
選択ゲート３はぐ２の時間のみ選択されたキーコードを
出力しマルチプレクサ回路２に与える。鍵盤１の各鍵は
キーコードカウンタ４により発生される２進キーコード
にそれぞれ対応している。マルチプレクサ回路２は該２
進キーコードに対応する鍵の押下状態を選択し、キーオ
ンサイクル時にはキーが押下されていればイベント信号
ＥＶ，を取り出す。そしてＥＶ，信号により◇２時に該
２進キーコードを記憶レジスタ６の空きアドレスに記憶
させる。まずキーコードカウンタ４の２進キーコード‘
ま記憶レジスタ６内の各アドレスに記憶してある２進キ
ーコードと比較回路５において◇，時に比較される。
比較回路５において一致しない場合、すなわち記憶レジ
スタ６に記憶されているキーコードとキーコードカウン
タ４のキーコードが一致しない場合、さらに換言すると
すでに押下されている鍵の２進キーコードとキーコード
カウンタ５のキーコードが一致しない場合は、次にＪ２
時に移りキーコードカウンタ４の２進キーコードはキー
コード選択ゲート３、マルチプレクサ回路２を通して該
キーコードに対応する鍵の押下状態を選択し押下されて
いれば該キーコードは記憶レジスタ６に記憶させ再びＪ
，時に移りキーコードカウンタ４は次の２進キーコード
を発生する。また比較回路５において一致した場合、す
なわち記憶レジスタ６に記憶されている２進キーコード
とキーコードカウンタ４の２進キーコードが一致した場
合、さらに換言するとすでに押下されている鍵の２進キ
ーコードとキーコードカウンタ４の２進キーコードが一
致した場合は、比較回路の一致時に生じるインクリメン
ト信号ｌｎが◇，時に生じキーコードカウンタ４に与え
られ、次の２進キーコード‘こおける少，時に移る。
スタ６に記憶されているキーコードとキーコードカウン
タ４のキーコードが一致しない場合、さらに換言すると
すでに押下されている鍵の２進キーコードとキーコード
カウンタ５のキーコードが一致しない場合は、次にＪ２
時に移りキーコードカウンタ４の２進キーコードはキー
コード選択ゲート３、マルチプレクサ回路２を通して該
キーコードに対応する鍵の押下状態を選択し押下されて
いれば該キーコードは記憶レジスタ６に記憶させ再びＪ
，時に移りキーコードカウンタ４は次の２進キーコード
を発生する。また比較回路５において一致した場合、す
なわち記憶レジスタ６に記憶されている２進キーコード
とキーコードカウンタ４の２進キーコードが一致した場
合、さらに換言するとすでに押下されている鍵の２進キ
ーコードとキーコードカウンタ４の２進キーコードが一
致した場合は、比較回路の一致時に生じるインクリメン
ト信号ｌｎが◇，時に生じキーコードカウンタ４に与え
られ、次の２進キーコード‘こおける少，時に移る。
そのため押下されている鍵のキーコードについてはぐ２
時が存在せず、マルチプレクサ回路２により鍵の押下状
態を選択することはしない。
時が存在せず、マルチプレクサ回路２により鍵の押下状
態を選択することはしない。
こうして鍵盤上の全鍵にわたり前記動作を行なうとキー
コードカウンタ４は一次停止し次のキーオフサイクルに
移る。キーオフサイクル時はサイクル制御信号によりキ
ーコード選択ゲート３は記憶レジスタ６からの２進キー
コードを選択しめ２時にのみ出力しマルチプレクサ回路
２に２進キーコードを与える。
コードカウンタ４は一次停止し次のキーオフサイクルに
移る。キーオフサイクル時はサイクル制御信号によりキ
ーコード選択ゲート３は記憶レジスタ６からの２進キー
コードを選択しめ２時にのみ出力しマルチプレクサ回路
２に２進キーコードを与える。
マルチプレクサ回路２は鍵盤１の各鍵のうち該２進キー
コードーこ対応する鍵の押下状態を選択しキーオフサィ
クル時に鍵が押下されていない雛上状態のときイベント
信号ＥＶ２を取り出す。そしてＥＶ２信号は該２進キー
コードを記憶するアドレスの内容をクリア（全て０を書
き込む）する。キーが押下されている場合にはＥＶ２は
生じないので、記憶レジスタ６内の鍵のキーコードは変
更されない。キーオフサィクル時には記憶レジスタ６内
の１つのアドレスを少．時に読み出し、アドレス内にキ
ーコードが記憶されている場合）２時に移り該アドレス
のキーコードをキーコード選択ゲート３に送る。またア
ドレス内にキーコードが記憶されていない場合（全ビッ
トが０）はぐ，時に検知され、次のアドレスの内容の検
知を行なうぐ，時に移る。すなわちこの場合は空きアド
レスを検知し該アドレスについてＪ２時の段階はない。
第２図は第１図の鍵盤１およびマルチプレクサ回路２の
詳細説明図である。
コードーこ対応する鍵の押下状態を選択しキーオフサィ
クル時に鍵が押下されていない雛上状態のときイベント
信号ＥＶ２を取り出す。そしてＥＶ２信号は該２進キー
コードを記憶するアドレスの内容をクリア（全て０を書
き込む）する。キーが押下されている場合にはＥＶ２は
生じないので、記憶レジスタ６内の鍵のキーコードは変
更されない。キーオフサィクル時には記憶レジスタ６内
の１つのアドレスを少．時に読み出し、アドレス内にキ
ーコードが記憶されている場合）２時に移り該アドレス
のキーコードをキーコード選択ゲート３に送る。またア
ドレス内にキーコードが記憶されていない場合（全ビッ
トが０）はぐ，時に検知され、次のアドレスの内容の検
知を行なうぐ，時に移る。すなわちこの場合は空きアド
レスを検知し該アドレスについてＪ２時の段階はない。
第２図は第１図の鍵盤１およびマルチプレクサ回路２の
詳細説明図である。
１例として６１鍵の場合とする。
鍵の数が６１なので２進キーコードのビット数は６ビッ
トとして、キーコード（０００００１）からキーコード
（１１１１０１）を各々の鍵に対応させる。２１一ａ，
２１一ｂはデコーダである。
トとして、キーコード（０００００１）からキーコード
（１１１１０１）を各々の鍵に対応させる。２１一ａ，
２１一ｂはデコーダである。
キーコード選択ゲート３より与えられる６ビットの２進
キーコードを上位、下位の３ビットずつに分け、各々の
デコーダは入力３ビットのキーコードに対し８本に出力
ラインの１本にのみ“１”信号を与える。２１一ａ，２
１−ｂからの８本ずつのラインの組み合わせにより、ア
ンドゲート群２２一１，２２一２，・・・・・・，２２
一６１のうち１つのアンドゲートが開かれる。
キーコードを上位、下位の３ビットずつに分け、各々の
デコーダは入力３ビットのキーコードに対し８本に出力
ラインの１本にのみ“１”信号を与える。２１一ａ，２
１−ｂからの８本ずつのラインの組み合わせにより、ア
ンドゲート群２２一１，２２一２，・・・・・・，２２
一６１のうち１つのアンドゲートが開かれる。
そして６ビットの２進キーコードで指定された鍵が押下
されていればオアゲート２３は“１”レベルの信号を出
力し、鍵が押下されていなければ、“０”レベル信号を
出力する。第３図はぐ，時とめ２時の相互関係を示す動
作サイクルタイミングである。
されていればオアゲート２３は“１”レベルの信号を出
力し、鍵が押下されていなければ、“０”レベル信号を
出力する。第３図はぐ，時とめ２時の相互関係を示す動
作サイクルタイミングである。
め，時とめ２時は交互に発生する。第４図は第１図の実
施例におけるキーオンサィクル時の関連部分を摘記した
詳細説明図である。４１−１，４１−２，・・・・・・
，４１−１０は記憶レジスタ群、４２−１，４２−２，
……，４２−１０‘ま比較回路群、４３はキーコードカ
ウンタ、４４はタイミング用クロック発生器である。
施例におけるキーオンサィクル時の関連部分を摘記した
詳細説明図である。４１−１，４１−２，・・・・・・
，４１−１０は記憶レジスタ群、４２−１，４２−２，
……，４２−１０‘ま比較回路群、４３はキーコードカ
ウンタ、４４はタイミング用クロック発生器である。
記憶レジスタを１０個設けたのは優先チャンネル１の固
としたためである。キーオンサイクル時にクロツクで，
はアンドゲート４５を通してキーコードカウンタ４３の
計数値（出力キーコード）を１つずつ進める。該キーコ
ードは比較器４２と記憶レジスタ４１に与えられる。記
憶レジス夕４１内のキーコードとキ−コードカウンタ４
３からのキーコードが一致することはすでに鍵が押下さ
れ、該鍵のキーコードが記憶レジスタ４１１と記憶され
ている訳だから、マルチプレクサ回路により該鍵の押下
されることを選択する必要はない。そこで比較回路４２
からの一致信号はオアゲート４６を通してインクリメン
ト信号として、クロック発生器４４とキーコードカウン
タ４３に与えられる。該信号によりクロック発生器４４
では再びＪ，時を繰り返えし、キーコードカウンタ４３
はその計数を１つ進め次のキーコードを出力する。また
第１の記憶レジスタ４１内のキーコードとキーコードカ
ゥンタ４３からのキーコードが一致しない場合はキーコ
ードカウンタ４３のキーコード‘こ対応する鍵が以前か
ら押下されていなかったことを示すので、現在押下され
ているか否かを検知する必要がある。
としたためである。キーオンサイクル時にクロツクで，
はアンドゲート４５を通してキーコードカウンタ４３の
計数値（出力キーコード）を１つずつ進める。該キーコ
ードは比較器４２と記憶レジスタ４１に与えられる。記
憶レジス夕４１内のキーコードとキ−コードカウンタ４
３からのキーコードが一致することはすでに鍵が押下さ
れ、該鍵のキーコードが記憶レジスタ４１１と記憶され
ている訳だから、マルチプレクサ回路により該鍵の押下
されることを選択する必要はない。そこで比較回路４２
からの一致信号はオアゲート４６を通してインクリメン
ト信号として、クロック発生器４４とキーコードカウン
タ４３に与えられる。該信号によりクロック発生器４４
では再びＪ，時を繰り返えし、キーコードカウンタ４３
はその計数を１つ進め次のキーコードを出力する。また
第１の記憶レジスタ４１内のキーコードとキーコードカ
ゥンタ４３からのキーコードが一致しない場合はキーコ
ードカウンタ４３のキーコード‘こ対応する鍵が以前か
ら押下されていなかったことを示すので、現在押下され
ているか否かを検知する必要がある。
この場合はインクリメント信号を発生せず、そのキーコ
ードのままで２時に移る。◇２時にはキーコードカウン
タ４３からのキーコード‘ま第１図のキーコード選択ゲ
ート３からマルチプレクサ２に与えられ、もし該キーコ
ードに相当する鍵が押下されていれば、マルチプレクサ
回路からのイベント信号ＥＶ，が発生し、該キーコード
を第１の記憶レジスタ４１に書き込むことは第１図で前
述したとおりである。４１−１から４１−１０までの記
憶レジスタはこの順に優先順位をもち、すでに書き込ま
れていないレジスタに前記キーコードが書き込まれる。
ードのままで２時に移る。◇２時にはキーコードカウン
タ４３からのキーコード‘ま第１図のキーコード選択ゲ
ート３からマルチプレクサ２に与えられ、もし該キーコ
ードに相当する鍵が押下されていれば、マルチプレクサ
回路からのイベント信号ＥＶ，が発生し、該キーコード
を第１の記憶レジスタ４１に書き込むことは第１図で前
述したとおりである。４１−１から４１−１０までの記
憶レジスタはこの順に優先順位をもち、すでに書き込ま
れていないレジスタに前記キーコードが書き込まれる。
第５図はこれらの記憶レジスタ４１の１例を示したもの
である。
である。
同図において、全ビットが０に相当する鍵は設けないた
め、キーコード（００００００）は非占有を表わし、全
ビットのオアゲート出力信号は占有信号となる。
め、キーコード（００００００）は非占有を表わし、全
ビットのオアゲート出力信号は占有信号となる。
なおりセットはキーオフサィクル時に使用する。
第６図は第１図の実施例におけるキーオフサィクル時の
関連部分を摘記した詳細説明図である。
関連部分を摘記した詳細説明図である。
６１，６３，６４はマルチプレクサ、６２はしジスタ指
定カウンタである。
定カウンタである。
アンドゲート４５一２からの信号でレジスタ指定カウン
タ６２は記憶レジスタ４１一１を指定しめ．時に記憶レ
ジスタ４１一１が書き込まれているか杏かを検査する。
記憶レジスタ４１−１が既に書き込まれていれば？２時
に移り記憶レジスタ４１ーーからのキーコードはマルチ
プレクサ６１を介しコード選択ゲート３、マルチプレク
サ回路２によりキーコードーこ対応する鍵の押下状態を
選択する。鍵が押下され続けていればイベント信号は発
生しない。鍵が押下されていなければイベント信号ＥＶ
２によりマルチプレクサ６３を介し記憶レジスタ４１一
１はリセットされ内容は消去される。そして次に中，時
に移りレジスタ指定カウンタ６２は記憶レジスタ４１−
２を指定する。また記憶レジスタ４１ーーに書き込まれ
ていなければ非占有信号がマルチプレクサ６４からクロ
ック発生器４４およびレジスタ指定カウンタ６２に与え
られ、クロック発生器４４は再びクロックで，を繰り返
えし、レジスタ指定カウンタはその計数値を一つ進め記
憶レジスタ４１一２を指定する。
タ６２は記憶レジスタ４１一１を指定しめ．時に記憶レ
ジスタ４１一１が書き込まれているか杏かを検査する。
記憶レジスタ４１−１が既に書き込まれていれば？２時
に移り記憶レジスタ４１ーーからのキーコードはマルチ
プレクサ６１を介しコード選択ゲート３、マルチプレク
サ回路２によりキーコードーこ対応する鍵の押下状態を
選択する。鍵が押下され続けていればイベント信号は発
生しない。鍵が押下されていなければイベント信号ＥＶ
２によりマルチプレクサ６３を介し記憶レジスタ４１一
１はリセットされ内容は消去される。そして次に中，時
に移りレジスタ指定カウンタ６２は記憶レジスタ４１−
２を指定する。また記憶レジスタ４１ーーに書き込まれ
ていなければ非占有信号がマルチプレクサ６４からクロ
ック発生器４４およびレジスタ指定カウンタ６２に与え
られ、クロック発生器４４は再びクロックで，を繰り返
えし、レジスタ指定カウンタはその計数値を一つ進め記
憶レジスタ４１一２を指定する。
以下同様にして記憶レジスタ４１一３から４１一１０ま
でを順次指定し、全部のレジスタ指定が終了すればレジ
スタ指定カウンタ６２からはサイクル制御回路８へのキ
ーオフサイクル終了信号が与えられる。こうしてキーオ
ンサイクルとキーオフサイクルを交互に繰り返して鍵の
押下状態を検知する。
でを順次指定し、全部のレジスタ指定が終了すればレジ
スタ指定カウンタ６２からはサイクル制御回路８へのキ
ーオフサイクル終了信号が与えられる。こうしてキーオ
ンサイクルとキーオフサイクルを交互に繰り返して鍵の
押下状態を検知する。
また記憶レジスタ４１−１から４１−１０までが全部使
用されている時は新たな鍵の押下を検知する必要はなく
キーオフサイクルを繰り返えせばよい。以上説明したよ
うに、本発明によれば、既に押下されていない鍵が新た
に押下されたことを検知するキーオンサィクルと、暁に
押下されていた鍵が新たに離上されたことを検知するキ
ーオフサィクルとに分けて制御することにより、従来の
鍵が秤下、離上を区別するのに複雑な構成と制御が必要
であったのに対し比較的に簡単な構成により確実な鍵の
検出を行ないうるものである。
用されている時は新たな鍵の押下を検知する必要はなく
キーオフサイクルを繰り返えせばよい。以上説明したよ
うに、本発明によれば、既に押下されていない鍵が新た
に押下されたことを検知するキーオンサィクルと、暁に
押下されていた鍵が新たに離上されたことを検知するキ
ーオフサィクルとに分けて制御することにより、従来の
鍵が秤下、離上を区別するのに複雑な構成と制御が必要
であったのに対し比較的に簡単な構成により確実な鍵の
検出を行ないうるものである。
第１図は本発明の実施例の構成を示す説明図、第２図お
よび第４図〜第６図は第１図の実施例の要部の詳細説明
図、第３図は本発明の動作サイクルチャートであり、図
中、１は鍵盤、２はマルチプレクサ、３はキーコード選
択ゲート、４はキーコードカゥンタ、５は比較回路、６
は記憶レジスタ、７はしジスタ指定回路、８はサイクル
制御回路を示す。 第１図 第２図 第３図 第５図 第４図 第６図
よび第４図〜第６図は第１図の実施例の要部の詳細説明
図、第３図は本発明の動作サイクルチャートであり、図
中、１は鍵盤、２はマルチプレクサ、３はキーコード選
択ゲート、４はキーコードカゥンタ、５は比較回路、６
は記憶レジスタ、７はしジスタ指定回路、８はサイクル
制御回路を示す。 第１図 第２図 第３図 第５図 第４図 第６図
Claims (1)
- １ 鍵盤上の各鍵にそれぞれ特定のキーコードを指定し
ておき、入力キーコードに対応する鍵の押下状態を検知
するマルチプレクサからなる検知回路と、前記各鍵のキ
ーコードを順次発生するキーコードカウンタと、前記キ
ーコードを記憶する記憶レジスタと、該記憶レジスタの
出力と前記キーコードカウンタの出力とを比較し一致す
れば一致信号を出力する比較回路と、キーオンサイクル
とキーオフサイクルとを区別制御するサイクル制御回路
と、前記キーコードカウンタの出力キーコードと前記記
憶レジスタのキーコードとを前記キーオンサイクル時と
キーオフサイクル時にそれぞれ選択して前記検知回路に
出力するキーコード選択ゲートとを具え、前記検知回路
によりキーオンサイクル時いまだ押下されていない鍵が
新たに押下されたことを検知して前記記憶レジスタに前
記キーコードを記憶せしめ、キーオフサイクル時既に押
下されていた鍵が新たに離上されたことを検知して該鍵
のキーコードに対応する前記記憶レジスタの内容を消去
するように制御されることを特徴とする電子楽器の鍵盤
回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51078647A JPS6034759B2 (ja) | 1976-07-02 | 1976-07-02 | 電子楽器の鍵盤回路 |
| US05/811,639 US4141268A (en) | 1976-07-02 | 1977-06-30 | Keyboard apparatus for an electronic musical instrument |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51078647A JPS6034759B2 (ja) | 1976-07-02 | 1976-07-02 | 電子楽器の鍵盤回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS534528A JPS534528A (en) | 1978-01-17 |
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