JPH02278424A

JPH02278424A - 正規化装置

Info

Publication number: JPH02278424A
Application number: JP1166503A
Authority: JP
Inventors: Virginia C Lamere; ヴァージニア　シー　ラメル; Elaine H Fite; エレイン　エイチ　ファイト; Francis X Mckeen; フランシス　エックス　マッキーン
Original assignee: Digital Equipment Corp
Current assignee: Digital Equipment Corp
Priority date: 1989-03-20
Filing date: 1989-06-28
Publication date: 1990-11-14
Also published as: CA1314328C; EP0388506A2; EP0388506A3; US4947358A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は、デジタルコンピュータの分野に係り、より詳
細には、手順を呼び出す命令のようなマイクロインスト
ラクションを実行するのに用いる正規化装置に係る。

従来の技術デジタルデータ処理システムは、３つの基本的な要素、
即ち、メモリと、入力／出力要素と、プロセッサとを備
えている。コンピュータシステムの要素が互いに対話し
てデータを処理する仕方は、典型的に、命令セットを使
用することによって制御される。

コンピュータシステムにおいてしばしば使用されている
命令セットの１つの形式の命令は、手順呼び出し命令で
ある。

手順とは、プロセッサのデータ処理動作に関連して実行
するためにコンピュータシステムにおいて実行されてい
るプロセスによって呼び出される汎用のルーチンである
。この手順は、プロセッサによって送られるアーギュメ
ントリストを使用すると共に、データ記憶のためにロー
カル変数も使用する。手順呼び出し命令は、その手順で
用いられるプロセッサの全ての汎用レジスタの内容をセ
ーブするようにコンピュータシステムを制御する。又、
手順呼び出し命令は、アーギュメントリストを手順に通
す。これは、サブルーチンを実行するに必要な他の動作
も実行し、その手順から復帰する際にプロセッサの所望
の状態を保持する。

この手順は、この手順から、手順呼び出し命令を実行す
ることによってこの手順を呼び出したコンピュータシス
テムで実行しているプロセスへ制御権を移すための復帰
命令で終る。この復帰命令は、マシンの状態を復帰させ
、呼び出しをしているプログラムに制御権を復帰させる
。

１つの既知のアーキテクチャにおいては、呼び出し命令
がその手順についてのメモリの入力点を指定し、これは
、典型的に入力マスクと称するワードのようなデータ項
目である。この入力マスクは一連のビットであって、マ
スク内のあるセットのビットの各々がその手順の実行中
にセーブされるべきプロセッサの対応する汎用レジスタ
を表わしている。入力マスクの特定のビットがセットさ
れた場合には、手順呼び出し及び復帰命令を用いたサブ
ルーチン又は手順呼び出しにおいて対応するレジスタの
内容をセーブ又は復帰させる。

般に、汎用レジスタの内容は、呼び出された手順により
汎用レジスタの内容が変更される場合にセーブされねば
ならない。

１つの既知のシステムにおいては、呼び出された手順の
実行中にセーブされるべき汎用レジスタの内容がメモリ
スタックの呼び出しフレームに一時的に記憶される。メ
モリスタックは、データを一時的に記憶するためにセッ
トされたメモリの領域である。このスタックは、後入れ
／先出しの考え方を使用し、データ項目がスタックに追
加（ブツシュオン）されるにつれて、スタックポインタ
が減少し、そしてデータ項目がスタックから検索（ポツ
プオフ）されるにつれて、スタックポインタが増加する
ようになっている。スタックポインクは、プロセッサが
定めるスタックの上部のアドレス（最下位アドレス）を
含む汎用レジスタより成る。呼び出しフレームとは、入
力マスクで識別された種々の汎用レジスタの内容を記憶
するために手順呼び出し中にスタック上に構成されるデ
ータ構造体である。呼び出しフレームは、フレームポイ
ンタ（スタック上に構成された呼び出しフレームのベー
スアドレスを含む汎用レジスタ）に含まれた位置からス
タートして下位アドレスまで延びる。入力マスクで識別
された汎用レジスタの内容は、呼び出し手順の始めに数
字の順序で呼び出しフレームにブツシュオンされそして
その手順から復帰する際に対応する汎用レジスタへ戻す
ようにポツプオフされる。

サブルーチンを呼び出す際に、入力マスクが読み取られ
、セーブする必要のあるレジスタが識別される。又、こ
れらのレジスタの内容を記憶するに必要なメモリスペー
スのアクセス性も、マスクを読み取る際に決定されねば
ならない。これは、入力マスクにおけるセットされたビ
ットの数をカウントし、セーブする必要のあるレジスタ
の全数を決定することによって行なわれる。この数が分
かると、呼び出しをしているルーチンの状態を記憶する
に必要なメモリスタック内の全スペースを計算すること
ができる。マスク内のセットされたビットの数を用いて
、スタックポインタレジスタとの内容とでスタック内の
最後の位置を決定することができる。セーブされるべき
レジスタとしてマスクから識別された各汎用レジスタは
、その内容がメモリスタックに書き込まれている。

公知技術においては、使用可能なメモリスペースを決定
すると共に、セーブされるべきレジスタを識別するため
の手順がマイクロコードによって実行される。然し乍ら
、手順呼び出し命令の実行に必要なマスクデータ処理を
行なうためにマイクロコードを使用するには、コンピュ
ータのクロックサイクルを著しく必要とする。例えば、
マイクロコードは、入力マスクの各ビットを調べて、そ
れがセットされているかクリアされているかを判断しな
ければならず、ひいては、セットされていないビット位
置を処理するサイクルを浪費する。

これは、プロセッサの性能に悪影響を及ぼし、特に近代
的な高速コンピュータシステムにおいてサブルーチンを
頻繁に使用するときには受け入れられないものとなる。

更に、手順呼び出し及び復帰命令に加えて、コンピュー
タのクロックサイクルを減少するロジックと、効果的な
ブースト性能とを使用できる多数の同様の命令がある。

発明の構成本発明は、セーブされるべき汎用レジスタを識別しそし
てこの識別された汎用レジスタの内容を記憶するのに要
するメモリスペースのアクセス性を判断するのに必要な
りロックサイクルの数を減少する正規化装置を提供する
。一般に、本発明の正規化装置は、ｎビット信号を受け
取るように’、ｉｌｉ成された装置であり、これは好ま
しい実施例では入力マスクである。ｎビット信号の各ビ
ットは、セットされるか又はクリアされ、正規化装置は
、ｎビット信号の各セットされたビットごとに１つづつ
の一連の信号を発生するように動作し、発生された信号
の各々は、ｎビット信号の他のビットに対する特定のセ
ットビットの位置情報を表わしている。正規化装置は、
繰り返し動作し、各繰り返しく即ち、クロックサイクル
）の間に次のような動作が全て実行される。最も端にあ
る（最上位又は最下位）セットピットが決定され、この
最も端にあるセットピットに対する位置情報を表わす信
号が発生され、そして手前の繰り返しの間に識別された
最も端のセットピットがクリアされる。

特定の繰り返しに対する最も端のセットピットは、その
すぐ手前の繰り返し中にクリアされたセットピットに最
も接近して隣接するセットピットである。換言すれば、
既に決定された最も端のセットピットがクリアされ、セ
ットされた次の最も端のビットの位置が各サイクル中に
決定される。

従って、入ってくる信号のｎビットのうちのｍ個がセッ
トされた場合には、ｍ回の繰り返しを行なって、ｎビッ
ト信号のｍ個のセットピットの各々に対して１つづつ、
ｍ個の位置情報信号が発生される。これは、例えば呼び
出された手順又はサブルーチンの入力マスクを表わすｎ
ビット信号のような入ってくる信号のセットビットを識
別するのに必要なりロックサイクルの数を最小にする。

正規化装置によって出力された各位置情報信号は、その
手順の間にセーブされるべき対応する汎用レジスタを位
置設定するためのアドレスに対応し、マイクロコードが
この位置情報を用いて、各々の識別された汎用レジスタ
の内容をメモリスタックの呼び出しフレームにロードで
きるようにする。

ビットカウンタは、正規化装置が受け取ったものと同じ
初期マスクを受け取り、レジスタの内容を記憶するのに
必要なメモリスペースを決定する。これは、マスク内の
セットピットの数をカウントすることによって行なわれ
る。マスクフィールド内のビット数のこのカウントは、
新規なビットカウンタによって行なわれる。本発明のこ
のビットカウンタは、所与のデータ入力に対してセット
されたビットの数をカウントするのに本来必要であった
ロジックゲートの数を減少する。

実施例第１図は、本発明の実施例により溝成された正規化装置
１０を示している。この正規化装置１０は、ｎビット入
力データライン８におけるセットされたビットの位置を
決定する。例えば、データライン８は、３２ビツトデー
タラインであり、各データラインはマスクのビットの１
つに対応する・ことができる。正規化装置１０は、一連
のマルチビット２進コード化出力信号をライン４２に発
生し、各出力信号はマスクにおいてセットされたビット
の位置を識別する。このようなマスクの一例を以下に示
す。

状態ＢＩＴ　　１０１０１０１１状態上記したマスクは、３２ビツトマスクであるが、これは
いかなる長さであってもよい。マスクにおいてセットさ
れた各ビットは、セーブされるべき汎用レジスタに対応
する。正規化装置１０は、マスクにおいてセットされた
ビットを識別しそしてそれに対応する汎用レジスタのア
ドレス又は番号を表わす出力信号を発生することにより
、セーブしなければならない汎用レジスタを識別する。

入力マルチプレクサ１２は、ソースから１組のビットを
受け取る。又、マルチプレクサ１２は、この１組のビッ
トを他方の入力においてはビットスワップ順序で受け取
る。

ピットスワップ順序とは、その組の最上位ビットが［ビ
ットスワップ」された組の最下位ビットとなり、その組
の次の上位ビットが「ビットスワップ」された組の次の
下位ビットとなり、等々となって、その組の最下位ビッ
トが「ビットスワップ」された組の最上位ビットとなる
ように定められる。

本発明によれば、入力データライン１３の３２ビット信
号は、合成ロジック装置２０に入力される。デコーダＩ
８は、ライン１７を経てラッチ１６に接続され、このラ
ッチは、合成ロジック装置２０の動作を制御するための
マイクロコードを発生する。デコーダ１８の出力ライン
１１は合成ロジック２ｏの入力に接続される。デコーダ
１８の出力は、マイクロコードによって制御されたゼロ
信号を含んでいる。デコーダ１８によるゼロ信号出力は
、これがアサートされると、合成ロジック２０が３２ビ
ット入力信号の選択されたビットをクリアするようにさ
せる。あるビットをクリアする理由は、クリアされたビ
ットに対応する汎用レジスタがスタックにブツシュオン
されたリスタックからポツプされたり（コンピュータシ
ステムのアーキテクチャによって必要とされることがあ
る）しないためである。

合成ロジック２０かも出力されたビットは、３２ビット
信号ライン２１を経てビットクリアロジック装置２２に
送られ、幾つかのビットが合成ロジック装置２０へのゼ
ロ信号に基づいてクリアされたリフリアされなかったり
する。３２ビット信号がビットクリアロジック装置２２
を最初に通過するときには、信号の操作は行なわれない
。然し乍ら、その後のサイクル中には、以下で述べるよ
うに、信号の特定のビットがクリアされる。ビットクリ
アロジック装置２２の動作は、ラッチ１６によりライン
１７から送られるマイクロコードによって制御される。

ビットクリアロジック装置２２の出力は、ライン２３に
よりエンコーダ２４に入力される。エンコーダ２４は、
３２の入力を２進コード化出力、ここに示す実施例では
５ビツトの出力信号にエンコードすることのできる標準
的な装置である。然し乍ら、エンコーダは、異なった数
の入力及び出力ビットを有するものを使用してもよい。

エンコーダ２４のコード化出力信号は、ここに示す実施
例では、ライン２３上の３２ビット入力信号の最下位セ
ットビットの位置を表わし、即ち、エンコーダ２４は、
トレイリング−１（１つ遅れ）エンコーダである。エン
コーダ２４の出力信号はライン２５に出力され、このラ
インはマルチプレクサ２６の１つの入力に接続されてい
る。エンコーダ２４の出力信号の補数信号がライン２５
′に出力され、該ラインはマルチプレクサ２６の別の入
力に接続されている。

第１組のビットは、エンコーダ２４がトレイリング−１
エンコーダとして働くべきであるときに使用され、一方
、ビットスワップされた組は、エンコーダ２４がリーデ
ィング−１（１つ進み）エンコーダとして働くべきとき
に使用される。データ入力がある繰返しにおいてはビッ
トスワップされるが、次の繰返しにおいてはビットスワ
ップされない場合には、補数信号を用いて次のサイクル
における正しいビットがクリアされる。

又、エンコーダ２４は、少なくとも１つのビットがライ
ン２３を経てエンコーダ２４へ入力される信号において
セットされることを指示するＢＩＴ　　ＳＥＴ信号を発
生する。このＢＩＴ　　ＳＥＴ信号は、ライン３７を経
てラッチ３８に送られ、そこからライン３９を経てマイ
クロシーケンサ４０へ送られる。ライン２３上の信号の
ビットがアサートされない場合には、ＢＩＴ　　ＳＥＴ
信号がアサートされて、それ以上のビットが送られない
こと、ひいては、それ以上の汎用レジスタをスタックに
ブツシュオンしたリスタックからポツプオフしたりする
必要がないことをマイクロコードに知らせる。

上記したように、エンコーダ２４のコード化出力を表わ
すライン２５上の信号と、ライン２５′上の補数信号は
、マルチプレクサ２６に送られる。

コー・ド化信号とその補数との選択は、マルチプレクサ
２６の選択人力２９に接続されたデコーダ２８によって
送られるマイクロコードビットをデコードする二とによ
って制御される。図示されたように、デコーダ２８はラ
イン１７に接続され、これはマイクロコードラッチ１６
からの出力を供給する。マルチプレクサ２６により発生
された出力信号は、ライン４１によってマルチプレクサ
３０の入力に接続される。マルチプレクサ３０の第２入
力はライン４３によってラッチ３４に接続される。

第３マルチプレクサ３０の２つの入力の選択は、ライン
１７ａから受け取られるマイクロコード制御ビットによ
って制御される。次いで、第３マルチプレクサ３０の出
力はライン４４を経てラッチ３２に送られる。ラッチ３
２の出力は、出力ライン４２から送り出された実際のデ
ータであり、セーブされるべき汎用レジスタの１つの位
置を表わす５ビツトの２進コ一ド化信号を含んでいる。

第１図に示された正規化装置ｌＯは、以下で述べるよう
に繰り返し動作して、セーブされるべき多数の汎用レジ
スタを識別するための一連の５ビツトの２進コ一ド化信
号を発生する。

ラッチ３２からの２進コ一ド化信号出力及びその補数は
、ライン４６．４６′　を経てマルチプレクサ３６にも
入力される。マルチプレクサ３６の出力の選択は、ライ
ン１７ｂからのマイクロコード制御ビットによって制御
される。従って、マルチプレクサ３６は、２進信号出力
又はその補数を出力として選択する。マルチプレクサ３
６の出力は、ライン４５に沿ってビットクリアロジック
装置２２へ入力としてフィードバックされる。選択され
た信号の補数は、マルチプレクサ３６において発生され
、これもライン４５′に沿ってビットクリアロジック装
置の入力へフィードバックされる。ライン４５によって
フィードバックされる信号は、ビットクリアロジック装
置２２によって次のサイクル中にクリアされるべきライ
ン２１上の入力信号のビットを表わす。ライン４５の信
号は、ビット位置信号である。ライン４５′上のビット
位置信号の補数は、ビットクリアロジック装置２２に識
別情報を゛与えるのに使用される。ライン２３上の信号
は、３２ビツトの信号であり、手助の繰返し中にエンコ
ーダ２４によってエンコードされた最も端のビットは、
ライン４５を経てフィードバックされる２進コ一ド化信
号及びその補数に基づいてビットクリアロジック装置２
２によってクリアされる。

又、ラッチ３２から出力される２進コ一ド化信号は、ラ
ッチ３４にも送られ、このラッチ３４の出力は、上記し
たように、ライン４３によりマルチプレクサ３０へ入力
として接続される。マルチプレクサ３０において、新た
な有効データがエンコーダ２４においてエンコードされ
たときには、エンコーダ２４の２進コ一ド化信号がマル
チプレクサ３０の出力データとなる。さもなくば、ラッ
チ３４からの入力は、マルチプレクサ３０からの出力デ
ータとなるように選択される。

第１図に示す正規化装置１０の全体的な動作について簡
単に説明する。上記したように、メインプログラムから
サブルーチンに入るべきときには、サブルーチンに入る
ときのプロセッサの状態が記憶される。記憶されるべき
ある状態は、入力マスクのセットされたビットによって
識別されたある汎用レジスタの内容である。手順呼び出
しの際に、入力マスクは３２ビ、ット信号ライン１３に
よりマルチプレクサ１２を経て装置２０へ接続される。

又、マスクは、マスクにおいてセットされたビットの数
をカウントするビットカウンタ１４にも送られる。ビッ
トカウンタ１４は、書き込まれるべきスタックの最後の
位置を計算し、利用できるメモリスペースがあるかどう
かを判断するのに用いられる。ここに示す実施例では、
スタック位置は、マスクにセットされたビット数にこれ
らのレジスタのサイズを乗算したものと、スタックに常
時ブツシュオンされるレジスタを構成するための一定値
との和に対応する。決定されたスタック位置に書き込め
ない場合には、プロセッサのオペレーティングシステム
によって処理される例外処置がとられる。スタックへの
レジスタの書き込みをスタートするときには、スタック
位置のアドレス値の順次小さくなる順序でデータがスタ
ックにブツシュオンされる。ビットカウンタ１４に関す
る詳細を以下に述べる。

前記したように、マスクにおいてセットされたビットは
、セーブすべき汎用レジスタを表わしている。従って、
ビット［０，４，１０］がライン２１上の信号において
セットされた場合には、汎用レジスタ　（０，４及び１
０）がセーブされる。

マスク信号の一例を以下に示す。

＼０＼０＼０＼Ｏ＼状態明らかなように、マスクにおいてセットされたビットは
、ビット位置［０，４，１０］にある。

このセットされたビット位置の５つの２進等価デジット
は、０＝ＯＯＯＯ０，４＝ＯＯ１００，１０＝０１０１
０である。

ライン２１の信号は、正規化装置１０の動作の最初のサ
イクルの際に、操作されない状態で、ビットクリアロジ
ック装置２２を通る。エンコーダ２４は、ビットＯを、
セットされた第１ビツトを有するものとして識別する。

個の例では、エンコーダ２４は、トレーリング−１エン
コーダとして使用される。出力信号は、ライン２５上の
エンコーダ２４の２進コ一ド化信号としてｏｏｏｏ。

にセットされる。このエンコードされた位置信号は、ラ
イン４５を経てビットクリアロジック２２ヘフイードバ
ツクされる。５ビツト（０００００）信号はライン４２
にも出力され、汎用レジスタＯ状態の内容を識別及び記憶する。

マスク信号がビットクリアロジック装置２２を２回目に
即ち２回目の繰返しとして通るときには、ビットＯを識
別したその前の繰り返しからライン４５を経てフィード
バックされて２進コ一ド化信号によって指示されるビッ
トがビットクリアロジック装置２２によってクリアされ
、該ロジック装置２２の出力は、次のようになる。

状態＼０＼Ｏ＼０＼０＼＼３＼２＼１＼０＼ＢＩＴ　　１０１０１０１０状態ビットＯは、ここでは、エンコーダ２４へ入力されるマ
スク信号においてＯである。エンコーダ２４は、ここで
、ビット［４］を次のセットされたビットとして識別し
、２進コ一ド化信号がここで００１００となるようにす
る。前記したように、２進コ一ド化信号は、ライン４５
を経てビットクリアロジック装置２２ヘフイードバツク
され、正規化装置の次のサイクルの際に、ビット［４］
がクリアされ、ビットクリアロジック装置２２の出力が
次のようになる。

状態状態二のようにビットクリアロジック装置２２を通過した後
に、入力マスクデータはビット［１０］のみがセットさ
れたビットを有する。同じ手順がもう１回繰り返され、
ビット［１０］がクリアされる。全てのビットがクリア
されて、セットされたビットが残らないようになると、
出力位置信号がｏｏｏｏｏとなる。この状態と、ビット
位置［０］でセットされたビットによって指示された状
態との間を明確にするために、ライン３７のＢＩＴ　　
ＳＥＴ信号がデアサートされる。

上記の例においては、最下位ビット（ビット［Ｏ］）が
第１のクロックサイクルに識別され、ビット［４コが第
２のクロックサイクルに識別され、そしてビット［ｌＯ
］が第３のクロックサイクルに識別される。従って、ど
のビットがセットされるかに拘りなく、セットされた各
々のビットを決定するのに１つのサイクルしか必要とさ
れず、セットされた全てのビットが次々のクロックサイ
クルに識別される。

上記動作中に、セットされたビットが識別されるたびに
、そのビットの位置がコード化された位置出力信号とし
て出力ライン４２を経てレジスタファイルユニットへ通
され、このユニットは、汎用レジスタに対するポインタ
として用いられる。

このポインタは、マイクロコード制御でスタックに記憶
されるべき汎用レジスタのアドレスを発生するのに用い
られる。マスクにセットされたビットがある限り、マイ
クロコードはループを形成し、スタックに常時書き込み
を行なう。スタックへの書き込みは、ＢＩＴ　　ＳＥＴ
がデアサートされて、有効ビットがもはやマスクにない
ことを指示した後に停止する。

ビットクリアロジック２２の一部分が第２図に示されて
いる。図示されているのは、ビット〔５］をクリア又は
セットするロジックの部分である。ビットクリアロジッ
ク２２においては、ここに示す実施例では、ライン２１
上の３２ビット信号の各ビットごとに１つづつ、３２個
のこのような構成があるが、説明上、ビット［５］の構
成しか示されていない。

アンドゲートセット５２は、２つのアンドゲート５４及
び５６を有している。第１のアンドゲート５４は、２進
コ一ド化信号の幾つかのビット及びその補数を入力とし
て受け取る。例えば、ビット［５］の位置は００１０１
であり、ライン４５によってフィードバックされる２進
コ一ド化信号が００１０１であり、そして補数信号が１
１０１０であるようになっている。アンドゲート５４の
第１人力６１は、２進コ一ド化信号の最下位ビット［０
］である。アンドゲート５４の第２人力６２は、２進コ
一ド化信号の補数のビット［１］を受け取り、アンドゲ
ート５４の第３人力６３は、２進コ一ド化信号のビット
［２コを受け取り、そして第４人力６４は補数信号のビ
ット［３］を受け取る。これらビットの各々がアサート
された揚台には、位置信号の４つのビットが０１０１　
　（ビット位置［５］）に等しく、従って、アンドゲー
ト５４が高レベル出力を発生することを意味する。

アンドゲート５４のこの出力は、第２アンドゲート５６
の第１人力に接続される。補数信号の最上位ビットであ
るビット［４］は、アンドゲート５６の第２人力６６に
受け取られる。マイクロコードコマンドビットは第２ア
ンドゲート５６の第３人力６７に受け取られ、アンドゲ
ート５６の第４人力６８に固定の１が現われる。アンド
ゲート５６への４つ全部の入力が高レベルであるときに
は、ＢＩＴ−Ｔｏ−３ＥＴ　　Ｈ出力６９が１であり、
一方、ＢＩＴ−Ｔｏ−３ＥＴ　　Ｌ出カフ１がＯである
。アンドゲート５６へのいずれかの入力がアサートされ
ない場合には、ＢＩＴ−ＴＯ−３ＥＴ　　Ｈが０となり
、Ｂ　ＩＴ−Ｔｏ−３ＥＴＬが１となる。ＢＩＴ−Ｔｏ
−３ＥＴ　　Ｈ出力が１である場合には、ライン２３に
現われるビットクリアロジック３２の位置５のセットビ
ットがクリアされる。

スタックに書き込みするためのメモリスペースをアクセ
スできるよう確保するためには、スタックにセーブされ
るべき又はブツシュされるべきレジスタの全数が分から
なければならない。これは、マスクにおけるセットデー
タラインの数をカウントするビットカウンタ１４によっ
て行なわれる。多数の種々のカウンタを使用することが
できるが、カウンタ１４の一実施例が第３図に示されて
いる。カウンタ１４は、相互接続された１１個の加算器
７０を有している。説明上、これらの１１個の加算器７
０には、文字Ａ−Ｋが付けられている。加算器７０Ａ、
７０Ｂ、７０Ｃ，７０Ｆ及び７０Ｈの各々は、マスクの
１５個のビットのうちの３ビツトの種々のビットを受け
取る。

マスクの最上位３ビツトは、１２ビツトフイールドが呼
び出されたときにクリアできる。このため、マスクの最
上位３ビツト及び書き込みイネーブル入力を入力として
有するアンドゲート７２が使用される。アンドゲート７
２は、書き込みイネーブルビットがアサートされたとき
に最上位３ビツトのみを加算器７０Ａに出力する。この
書き込みイネーブルビットは、マイクロコード制御フィ
ールドからデコードされる。

マスクのｉ５（又は１２）ビットがカウントされ、この
カウントは、４ビツトマスクサイズとして出力される。

このマスクサイズの最下位ビットは加算器７０Ｉの出力
であり、マスクサイズの次の下位ビットは加算器７０に
の出力である。４ビツトマスクサイズの最上位２ビツト
は、加算器７０Ｊの出力である。

マスクサイズは、マイクロコードによる将来の参照用と
してラッチされる。ラッチされた値は、新たな計算を行
なうべきであることをマイクロコードが指示するまで変
化しない。

この４ビツトマスクサイズの信号は、定数と加算されて
、スタックにブツシュオンされるべき多数の入力を形成
する。定数を加える理由は、常にある情報をスタックに
ブツシュしなければならないからである。マスクサイズ
と定数との和から、書き込みすべきスタックの最後の位
置が計算される。スタックのこの最後の入力を書き込み
できるかどうかをテストして、全てのスペースを使用で
きるように確保する。スタックのこの最後の入力が書き
込みできない場合には、命令が中断される。

スタックの最後の入力の位置は分かっているから、スタ
ックを逆の順序で書き込みすることができ、即ち、スタ
ックのいわゆる底部からスタックのいわゆる上部に向か
って書き込みすることができる。これにより、各サイク
ルごとに３２ビツトを書き込むことができる。

カウンタ１４の実際の加算演算については説明する必要
がなかろう。というのは、カウンタ１４全体にわたり通
常の加算器が使用されているので、その動作が第３図か
ら当業者に明らかであると考えられるからである。

本発明の使用は、サブルーチン呼び出し命令に限定され
るものではない。本発明の正規化装置１ｏは、ｎビット
信号の各セットされたビットごとにコード化出力を発生
しなければならないコンピュータ内の動作に対して使用
することができる。

【図面の簡単な説明】

第１図は、本発明の実施例によって構成された正規化装
置の回路図、第２図は、第１図の正規化装置に使用されるビットクリ
アロジックの一部分を示す図、そして第３図は、本発明
の実施例により構成された第１図のビットカウンタを詳
細に示す図である。１０・・・正規化装置１２．２６・・・マルチプレクサ１８・・・デコーダ２０・・・ロジック装置２２・・・ビットクリアロジック装置２４・・・エンコーダ４ｏ・・・マイクロシーケンサ

Claims

【特許請求の範囲】

（１）データを受け入れるデータ入力と、上記データを受け入れるデータ入力に接続され、ビット
位置信号を受け入れるビット位置入力を有しているビッ
トクリアロジックであって、上記ビット位置信号によっ
て指定された上記データのビットを操作して操作された
データ信号を発生するようなビットクリアロジックと、上記操作されたデータ信号を受け取るように上記ビット
クリアロジックに接続されたエンコーダであって、この
エンコーダは、上記操作されたデータ信号のセットであ
る最上位ビット及び最下位ビットの少なくとも１つの位
置を指示する位置信号を発生し、この位置信号が正規化
装置の出力を形成するようなエンコーダと、上記エンコーダの出力及び上記ビットクリアロジックの
上記ビット位置入力に接続されたフィードバックループ
であって、上記位置信号を受け入れて、上記ビット位置
信号を発生し、上記ビット位置入力に供給するようなフ
ィードバックループとを具備し、上記ビットクリアロジックは、上記ビットクリアロジッ
クに上記データを繰り返し通す最初のときは上記エンコ
ーダへの入力を操作しない状態で通し、その後のときは
上記データを操作するようにしたことを特徴とする正規
化装置。
（２）上記データを受け取るように上記データ入力に接
続されたビットカウンタを更に備え、該カウンタは、上
記データにセットされたビットをカウントして、上記デ
ータにセットされたビットの数を指示するビットカウン
ト信号を出力するように働く請求項１に記載の正規化装
置。
（３）上記ビットカウンタは、複数の相互接続された加
算器を備え、上記データビットのサブセットが上記複数
の加算器の別々の加算器へ入力として受け取られる請求
項２に記載の正規化装置。
（４）上記操作されたデータ信号はｎビット信号であり
、上記位置信号はｍビット信号であり、ｍはｎより小さ
い請求項１に記載の正規化装置。
（５）上記ビット位置信号は、上記位置信号と、その補
数とを含む請求項４に記載の正規化装置。
（６）上記ビットクリアロジックは、２ｎセットのアン
ドゲートを備え、各アンドゲートセットは、上記ビット
位置信号の所定のビットを種々の組合せで受け取り、各
アンドゲートセットが種々のビット位置信号に応答して
、上記ビット位置信号により指定されたビットを操作す
るためのビット操作信号を発生するようにされる請求項
５に記載の正規化装置。