JPS6047599B2 - キ−コ−ドデ−タ発生装置 - Google Patents

Description

【発明の詳細な説明】 この発明は、多数のキースイッチ及びファンクション
スイッチのなかで動作中のスイッチを検出し、この検出
したスイッチからの信号に基づき所望のキーコードデー
タを発生させるキーコードデータ発生装置に関する。

（従来技術の説明） 電子楽器の鍵盤のように多数のキースイッチを有する
装置において、キースイッチのオン（又はオフ）状態を
検出し、この検出結果に応じて押圧鍵を表わすキーコー
ドデータを発生させる装置としては例えば特願昭５０−
９９１５２号（特開昭５２一２３３２４号）・発明の名
称「キーコータ」において開示されている。

また、押圧鍵を表わすキーコードデータから自動ベース
演奏用及び自動コード演奏用のキーコートデータを発生
させる装置としては例えば特願昭５１−１００３５４号
（特開昭５３−２６１１３号）。発明の名称「電子楽器
」が提案されている。 ところて、上記装置の回路を集
積回路化するときに問題となるいはいかにして回路を簡
略化するかということと、集積回路の入出力端子てある
ピン数をいかにして減少させるかということである。

このことはコストの低減という観点からも重大な問題て
ある。例えは上記特願昭５０−９９１５２号の「キーコ
ーダ」においては各キースイッチを複数のブロックに分
けるとともにノート（音名）別に区分し、夫々のブロッ
ク及びノート区分をブロック検出回路及びノート検出回
路によつて論理走査することにより動作キースイッチを
検出しており、入力出力ラインの数はかなり減少されて
いる。

しかし、自動ベースコード演奏、自動アルペジオ演奏等
の種々の演奏機能を有する電子楽器においては依然とし
て該演奏機能を制御するための多数のファンクションス
イッチからの信号ラインが必要であり、信号ライン数の
減少という点では必ずしも充分とはいえない。また前記
の特願昭５１−１００３５４号の電子楽器においてはキ
ースイッチ及びファンクションスイッチの動作状態（オ
ン又はオフ）から所望のキーコードデータが発生される
回路が示されているが回路構成が相当複雑てあり、なん
らかの工夫なくして回路を１チップにより集積回路化す
ることは困難てある。

（この発明の目的） そこで、この発明はキースイッチ及びファンクションス
イッチの動作状態を検出し、この検出結果から所望のキ
ーコードデータを発生するキーコードデータ発生装置の
入出力ラインを減少させるとともに回路の簡略化を計り
、集積回路化に適したものとすることを目的とする。

（この発明の詳細な説明） この発明に係わるキーコードデータ発生装置においては
ファンクションスイッチの動作状態（オン又はオフ）の
検出もキースイッチの動作状態を検出する走査と同一の
走査において行なわれる。

多数のキースイッチは複数のブロック（例えばオクター
ブ毎のブロック）に分けられ、また各ブロック内のキー
スイッチはノート毎に区分される。またファンクション
スイッチは１又は複数のブロックに分けられ、各ブロッ
ク内のファンクションスイッチは適宜各ノートに対応し
て区分される。ます、あるタイミングでオンしているキ
ースイッチ又はファンクションスイッチを含むブロック
がブロック検出回路によつて検出される。

そして次のタイミングで検出されたブロックの１つが抽
出され、この抽出されたブロック内のオンしているキー
スイッチ又はファンクションスイッチを示す信号がノー
ト検出回路から出力される。続いて次の検出ブロックが
抽出されこのブロック内のオンしているキースイッチ又
はファンクションスイッチを示す信号が出力される。こ
のようにしてキースイッチ及びファンクションスイッチ
の検出が行なわれる。またこの発明に係わるキーコード
データ発生装置においては、上記ブロック検出回路の検
出ブロックの抽出に関する所定のタイミング（例えば検
出されたブロックの抽出が全て終つた時点）においてブ
ロック検出回路に設けられた制御回路からノート検出回
路に信号が送出され、この信号によつてノート検出回路
から各ノートを示す信号が順次出力されるようになつて
いる。

そしてこの信号に基づき自動ベース演奏用のキーコード
データ、及び自動コード演奏用のキーコードデータが発
生される。すなわちノート検出回路を根音を検出するた
めの回路と共用するようにし、回路の簡略化をはかつて
いる。（実施例の説明） 以下、この発明のキーコードデータ発生装置の一実施例
を添付図面を参照して詳細に説明する。

Ｉ実施例の全体構成説明第１図はこの実施例の概要を示
したものてある。

キースイッチ及びファンクションスイッチ１は複数のブ
ロックに分けられるとともに各プロツｌク内のキースイ
ッチはノート毎に、ファンクションスイッチは適宜のノ
ートに対応して区分され、各ブロック及び各ノート毎に
夫々共通接続され、ブロック配線Ｂｎｌノート配線Ｎｎ
として導き出される。いわばキースイッチ及びファンク
ションスイッチをブロック配線Ｂｎを行とし、ノート配
線Ｎｎを列とするマトリクス配線の行列間に配列するよ
うに接続し、ブロック配線Ｂｎとノート配線Ｎｎの信号
からオンしているキースイッチ及びファンクションスイ
ッチを特定できるようにしたのｌである。ブロック検出
回路２はブロック配線Ｂｎの信、号からオンしているキ
ースイッチ又はファンクションスイッチの属するブロッ
クを検出するものであり、各ブロックに対応する記憶位
置及び自動ベースコード処理用記憶位置及び自動アルペ
ジオ処理用記憶位置を具えている。

またノート検出回路４はノート配線Ｎｎの信号から当該
キースイッチ又はファンクションスイッチの属するノー
ト検出するものてあり、各ノートに対応する記憶位置を
具えている。ブロック検出回路２及びノート検出回路４
の動作はステートコントロール回路３によつて４つの検
出動作状態Ｓ。，Ｓｌ，Ｓ２，Ｓ３を順次実行すること
により制御される。最初の動作状態であるステートＳ。
は待機状態てある。次の状態であるステートＳ１はノー
ト検出回路４からオンしているキースイッチ及びファン
クションスイッチを介してブロック検出回路２に信号を
送り、オンしているキースイッチ及びファンクションス
イッチの含まれるブロックを一度に検出し、これを各ブ
ロックに対応する記憶位置に記憶する。またこのとき自
動ベースコード処理用記憶位置及び自動アルペジオ処理
用記憶位置にも信号が記憶される。ステートＳ２になる
と、ブロック検出回路２の各記憶位置の記憶された信号
の一つが抽出され送出される。この信号の抽出は優先順
位に従つて行なわれるのであるが、この優先順位はファ
ンクションスイッチの含まれるブロック、ペダル鍵盤の
キースイッチの含まれるブロック、下鍵盤のキースイッ
チの含まれるブロック、上鍵盤のキースイッチの含まれ
るブロックに対応する記憶位置の順になつており、最後
に自動ベースコード処理用記憶位置、自動アルペジオ処
理用記憶位置となるようになつており、上位の記憶位置
に信号が記憶されている間は下位の記憶位置からの信号
は抽出され−ないようになつている。ブロック検出回路
２の最優先の記憶位置から信号が出力されると、同時に
その記憶位置に対応するブロック配線、当該ブロック内
のオンしているキースイッチ又はファンクションスイッ
チを介してノート検出回路４に信号．が送られ、当該ブ
ロック内のオンしているキースイッチ又はファンクショ
ンスイッチに対応するノートが一度に検出され、その検
出信号が対応する各ノート記憶位置に記憶される。ステ
ートＳ３になるとノート検出回路４の各記憶位置に記憶
された信号が順次送出される。

この送出はノート検出回路４の各記憶位置の優先順位に
従つて送出される。この優先順位は低音側が優先となつ
ており、信号が送出されるとその記憶位置の記憶はクリ
アされる。ノート検出回路４の各記憶位置に記憶された
信号が全て送出されると、再びステートＳ２に戻り、ブ
ロック検出回路２から次の優先順位のブロックに対応す
る記憶位置から信号が抽出され、当該記憶位置に対応す
るブロック配線を介してノート検出回路４に信号が送ら
れることにより当該ブロック内のオンしているキースイ
ッチ又はファンクションスイッチのノート検出が行なわ
れる。この検出動作によつて検出されたキースイッチ又
はフアゾクシヨンスイツチに対応するノートを示す信号
は次のステートＳ３て順次送出される。このようにして
ステートＳ２，Ｓ３が繰り返えされる。この繰り返しに
よりステートＳ１で検出されたブロックの抽出が全て終
り、オンしているキースイッチ又はファンクションスイ
ッチに対応するブロックおよびノートを示す信号の送出
が全て完了すると、ステートＳ２において、ブロック検
出回路２の自動ベースコード処理用記憶位置から自動ベ
ースコード制御信号沖が出力される。この信号ＡＰはノ
ート検出回路４の各記憶位置に加えられ、各記憶位置の
全てに信号゜“１゛を記憶する。すると次のステートＳ
３においてノート検出回路４の各記憶位置から各ノート
を示す信号が低音優先で順次出力される。この信号が後
に詳述する自動ベース演奏及び自動コード演奏における
根音の検出に用いられる。ブロック検出回路２の自動ベ
ースコード処理用記憶位置から信号ＡＰが出力され、自
動ベースコード処理用記憶位置の記憶がクリアされると
次に自動アルペジオ処理用記憶位置から信号が出力され
る。この自動アルペジオ処理用記憶位置からの出力はノ
ート検出回路４には加えられず、単に動作単位時間（シ
ステムクロックの周期）を自動アルペジオ処理のために
確保するだけである。自動アルペジオ処理時間が終了す
るとブロック検出回路２の各記憶位置の記憶は全てなく
なり、これにより最初の状態である待期状魚？。

となる。待機状態Ｓ。になつたことが確認されると再び
ステートＳ１〜Ｓ３を実行し、全キースイッチ及びファ
ンクションスイッチの検出が繰り返えされる。このよう
にしてブロック検出回路２ではオンしているキースイッ
チ又はファンクションスイッチの含まれるブロックの検
出が、またノート検出回路４ては当該ブロック内のオン
しているキースイツチ又はファンクションスイッチに対
応するノートの検出が行なわれる。ブロック検出回路２
はブロックの抽出に応じてファンクションブロックの種
類及び鍵盤の種類及び自動ベースコード処理用記憶位置
が抽出されているかを示す種類別コードＢＣ及び検出キ
ースイッチのオクターブを表わすオクターブコード（１
）を出力する。

またノート検出回路４は検出キースイッチのノートを表
わすノートコードＮＣを出力する。ブロック検出回路２
から出力される種類別コードＢＣは種類別コードレジス
タ８に加えられ一時保持されるとともに、この保持され
たコード記をデコーダ１０でデコードし制御信号形成回
路１１に加える。制御信号形成回路１１は後述するコー
ド検出回路５、ファンクションデータメモリ６、ファン
クションデータ転送回路７及びキーコードレジスタ９を
制御する制御信号を形成するものてある。またブロック
検出回路２から出力されるオクターブコード０及びノー
ト検出回路４から出力されるノートコードＮＣはキーコ
ードレジスタ９に加えられ、一時記憶される。

ところでブロック検出回路２の抽出は前述したようにフ
ァンクションスイッチを含むブロックを最優先としてお
り、ノート検出回路４からはまずオンしているファンク
ションスイッチを示す信号が各ノートに対応する記憶位
置からパラレルに出力される。

この信号はコード検出回路５を介してファンクションデ
ータメモリ６及びフアクシヨンデータ転送回路７に加え
られる。ここでファンクションデータメモリ６はこの回
路内（このチップ内）て使用するファンクションデータ
を記憶するものであり、このチップ内で使用しないデー
タはファンクションデータ転送回路７に加えられる。フ
ァンクションデータ転送回路７は例えばシフトレジスタ
からなり、入力されるパラレルファンクションデータを
シリアルなデータに変換して送出する。このデータは制
御データ記憶装置（図示せず）に加えられる。制御デー
タ記憶装置は例えばリードオンリイメモリからなり、加
えられるファンクションデータに応じて、例えば自動ベ
ース演奏におけるベースパターンを設定する等の所望の
制御データを発生するものであるが、この制御データ記
憶装置はこの発明の要旨とは関係な発明の詳細な説明は
省略する。ブロック検出回路２は続いてペダル鍵盤のキ
ースイッチを含むブロック、下鍵盤のキースイッチを含
むブロック、上鍵盤のキースイッチを含むブロックの順
に抽出しその抽出に応じてブロック検出回路２からはオ
クターブコード０Ｃ１ノート検出回路４からはノートコ
ードＮＣがそれぞれ出力され、キーコードレジスタ９で
一時記憶された後キーコード加工回路１２を介してチャ
ンネルプロセッサ（図示せず）に送られる。

なおこのときキーコード加工回路１２は動作せず、キー
コードレジスタ９に一時記憶されたキーコードＫＣがそ
のままチャンネルプロセッサに送られる。またチャンネ
ルプロセッサには前述したデコーダ１０からの信号も加
えられている。チャンネルプロセッサはこれらの信号に
応じて、発音すべき音を示すキーコードデータを同時最
大発音数（例えば１諸）に相当する数のチャンネルのい
ずれかに割り当て、所要の処理をするものである。なお
このチャンネルプロセッサとしては特願昭５０−１００
８７９号（特願昭５２−２４５１８号）又は特願昭５２
−９３９９２号（特願昭５４−２８６１４号）明細書中
に記載されたような回路を用いることができる。コード
検出回路５は下鍵盤で押圧されている鍵に基づいて、そ
の鍵に対応するコード（和音）を検出するものである。

すなわちこの実施例においては下鍵盤を自動ベースコー
ド演奏用鍵盤としている。コード検出回路５は各ノート
に対応する記憶位置を有しており、ブロック検出回路２
て下鍵”盤のキースイッチを含むブロックが抽出され、
ノート検出回路４からオンしている下鍵盤のキースイッ
チのノートを示す信号が出力されているとき、制御信号
形成回路１１から加えられるロード信号ＬＬによつてこ
の下鍵盤の押圧されている鍵；のノートを示す信号を対
応する記憶位置に読み込む。ブロック検出回路２による
ファンクションスイッチ及びキースイッチを含むブ咄ン
クの抽出が全て終り、ブロック検出回路２に設けられた
自動ベノースコード処理用の記憶位置が抽出されると、
制御信号形成回路１１からコード検出回路５にシフト信
号ＳＬが加えられ、コード検出回路５の各記憶位置に続
み込まれた押圧されている下鍵盤の鍵のノートを示す信
号を高音側から低音側に順次循環させる。

このときコード検出回路５の最終段の記憶位置にある信
号に対する他の記憶位置の信号の音程関係から押圧鍵の
音が所定のコードを形成しているかを検出する。そして
、このコードの成立が検出された時点における最終段の
記憶位置に対応する信号がこのコードにおける根音とさ
れる。ところで前述したように自動ベースコード処理用
の記憶位置が抽出されると、ノート検出回路４の各記憶
位置に信号゜“１゛が記憶されるので、該回路４からは
各ノートに対応する信号が順次出力される。

この信号はコード検出回路５の各記憶位置に読み込まれ
た信号のシフトと同期している。従つて、コード検出回
路５によつてコードの成立が検出した時点においてノー
ト検出回路４から出力されるノートを示す信号は根音の
ノートを示す信号にほかならない。キーコーデレジスタ
９は制御信号形成回路１１からのロード信号に基づきこ
のときのノートコードＮＣを読み込み、これを根音を示
すノートコードとしてキーコード加工回路１２に加える
。またコード検出回路５からは検出したコードの種類を
示すコード種類検出信号Ｄが発生され、この信号Ｄは従
音形成用データ発生回路１３に加えられる。

従音形成用データ発生回路１３はコード種類検出信号Ｄ
及び前述した制御データ記憶装置からのベースパターン
を示す信号に基づいて所定の音程を表わす従音形成用デ
ータＳＤを順次発生するものてある。キーコードデータ
加工回路１２はキーコードレ．ジスタ９から加えられる
根音を表わすノートコードＮＣを従音形成用データ発生
回路１３から加えられる従音形成用データＳＤに応じて
順次加工し、根音に対して所定の音程をもつ従音に相当
するキーコードＫＣを順次作り出し、これをチヤンーネ
ルプロセツサに送出する。

■ 各部の詳細説明 次に第１図に示したキーコードデータ発生装置の各回路
の具体例及びその詳細動作について説明する。

なお、この実施例においては第１図に概略・を示したキ
ーコードデータ発生装置の部分とチャンネルプロセッサ
（図示せず）の部分とが１チップとなるように集積化さ
れる。また以下の回路においては第２図に示すような図
法が用いられている。すなわちインバータは第２図ａ１
アンド回路は第２図Ｂ，Ｃｌオア回路は第２図Ｄ，ｅｌ
排他オア回路は第２図ｆに示すような図法を採用し、ア
ンド回路あるいはオア回路において入力線の数が少ない
楊合は第２図Ｂ，ｄに示す通常の図法を採用し、入力線
の数が多い場合は第２図Ｃ，ｅに示すような図法を採用
している。第２図Ｃ，ｅのｌ図法は、回路の入力側に１
本の入力線をえがき、この入力線と信号ラインを交叉さ
せ、回路に入力されるべき信号のラインと入力線との交
叉点を丸印で囲むようにしたものてある。従つて第２図
ｃの場合、論理式で表わすとＱ＝Ａ−Ｂ−Ｄとなり、第
２図ｅの場合、論理式で表わすとＱ＝Ａ＋Ｂ＋Ｃとなる
。またデレイフリツプフロツプは第２図Ｇ，ｈに示すよ
うな図法が採用される。デレイフリツプフロツプにおい
て、第２図ｇに示すように特にクロックパルスの表示の
ないものは全て周期４８μｓのクロックパルス（詳しく
は２相クロックパルス）によつて動作し、第２図ｈに示
すようにク罎ンクパルスφ、の表示のあるものは全て周
期１μｓのクロックパルス（詳しくは２相クロックパル
ス）によつて動作するようになつている。さて、この実
施例は小種類のファンクションスイッチ及び第０オクタ
ーブのＣ音Ｃ。

から第１オクターブのＣ音Ｃ１までの１繁を有するペダ
ル鍵盤及び第１オクターブのＣ音Ｃ１から第５オクター
ブのＣ音Ｃ５までの４噌を有する下鍵盤丸び第２オクタ
ーブのＣ音Ｃ２から第６オクターブのＣ音Ｃ６までの４
９鍵を有する上鍵盤を具えており、ペダル鍵盤の各鍵に
対応するキースイッチはブロックＰ１下鍵盤の各鍵に対
応するキースイッチはオクターブ毎のブロックＬｌ，Ｉ
−２，Ｌ３，Ｌ４、上鍵盤の各鍵に対応するキースイッ
チも同様にオクターブ毎のブロックＵｌ，Ｕ２，Ｕ３，
Ｕ４に分けられる。この場合各ファンクションスイッチ
は各キースイッチのノートに適宜対応して２つのブロッ
クＦｌ，Ｆ２に分けられる。この各ファンクションスイ
ッチ及び各キースイッチのブロック分けの状態を表に表
わすと第１表のようになる。ここて信号ＳＦは自動伴奏
機能におけるシングルフィンガー機能、すなわち下鍵盤
（コード音演冫奏用鍵盤）て根音に相当する単一鍵を押
圧し、コードの種類を別途適宜の手段によつて指定して
やることにより複数の音からなるコード音を自動演奏す
るとともにこのコード音に対応するベース音を自動演奏
する機能を選択するもの、信号ＦＣは５フィンカー機能
、すなわち下鍵盤で複数の鍵をコード型式て押圧し、こ
の押圧したコード音を自動演奏するとともにそのコード
に対応するベース音を自動演奏する機能を選択するもの
、信号ＣＡはカスタム機能、すなわち下鍵盤てコード形
式で押圧した鍵の音に基づいてコード音を自動演奏する
とともにペダル鍵盤て押圧した単一の鍵の音を根音とし
てベース音を自動演奏する機能を選択するもの、信号Ｍ
はメモリ機能、すなわち下鍵盤の鍵の押圧を解除しても
解除する前の自動演奏を繰り返えすようにする機能を選
択するもの、信号ＣＯＮはコンスタント機能、すなわち
コード音笈びベース音を持続音とする機能を選択するも
の、信号ＥＣは２種類のエンベロープ波形を選択するエ
ンベロープコントロール信号、信号ＵＬは上鍵盤と下鍵
盤の音とを同時に発音させるカプラー信号、信号ＤＣは
発音される音を急激に減衰させるダンプコントロール信
号、信号ＦＳはフットスイッチからの信号、信号ＵＴは
自動アルペジオ演奏において音高が順次上昇するように
発音するアップモードと音高が上昇、下降を繰り返えす
ターンモードとを選択するもの、信号ＦＳＳは前述した
フットスイッチからの信号ＦＳによつて何を選択するか
を選択するフットスイッチセレクト信号、信号ＳＴは自
動リズム演奏を開始するリズムスタート信号、信号ＳＳ
は自動リズム演奏装置及び自動ベースコード演奏装置と
を同期してスタートさせるシンクロスタート機能を選択
するもの、信号ＲＶは２種類のリズムバリエーシヨンを
選択するもの、信号Ｒ１〜Ｒ８は８種類のリズム、例え
ばマーチ、ワルツ、スウィング、スローロツク、ジヤズ
ロツク、ルンバ、ボサノバ、サンバを選択するもの、信
号ＢＶは自動ベース演奏における２種類のベースバリエ
ーションを選択するもの、信号Ｖｌ，■２は自動アルペ
ジオ演奏におけるアルペジオバリエーシヨンを選択する
もの、信号ＢＥＡＴは２種類のテンポを選択するものて
ある。

また各種鍵盤の各キースイッチのノートを表わす信号の
添字は各オクターブを表わすもので、例えは信号Ｃ２＃
は第２オクターブのＣ＃音を表わ１す。

またＣＬＯ，ＣＬｌ，ＣＬ２は夫々第０オクターブ、第
１オクターブ、第２オクターブのＣ音を表わすもので、
特に各鍵盤の最低音を表わしている。このようにブロッ
ク分けしたフアンクシヨンスインチおよびキースイッチ
の結線の一具体例を示すと第３図のようになる。

すなわちファンクションスイッチ及びキースイッチの一
方の端子（固定接点側）は各ブロックＦｌ，Ｆ２，Ｐ，
Ｌｌ〜Ｌ４，Ｕｌ〜Ｕ４毎に共通接続され、ブロック配
線ｂ１〜貼を介して導出され、他方の端子（可動接点側
）はそれぞれダイオードＤを介して同一ノート又はノー
トに対応して共通接続されノート配線ｎ１〜Ｎｌ３を介
して導出される。ここで容量Ｃ５はブロック配線ｂ１〜
Ｂｌｌの夫々の配線容量、容量Ｃｎはノート配線Ｎ，〜
Ｎｌ３の配線容量であり、各ファンクションスイッチ及
びキースイッチの検出はこの夫々の配線容量Ｃｂ，Ｃｎ
を積極的に利用して行なわれる。ファンクションスイッ
チ及びキースイッチの検出第４図はブロック検出回路２
の具体例、第５図はノート検出回路４の具体例、第６図
はブロック検出回路２及ひノート検出回路４の検出動作
を制御するステートコントロール回路３の具体例を示し
たものてある。

第４図において、ブロック検出回路２は各ブロックＦｌ
９Ｆ２９Ｐ９ＬｌゞＬ４９ＵｌゞＵ４に対応する検出回
路１４−１〜１４−１１及び自動ベースコード処理用回
路１５−１，１５−２及び自動アルペジオ処理用回路１
６を具えており、各検出回路１４−１〜１４−１１の入
力端子ＴＢｌ〜ＴＢｌｌには第３図に示したブロック配
線ｂ１〜Ｂｌｌがそれぞれ接続される。

また第５図においてノート検出回路４は各ノートＣＬ−
Ｃに対応する検出回路１７−１〜１７一１３を具えてお
り、各検出回路１７−１〜１７−３の入力端子ＴＮｌ〜
ＴＮｌ３には第３図に示したノート配線ｎ１〜Ｎｌ３が
それぞれ接続される。

なお、第４図において検出回路１４−１〜１４一１１は
ブロックＦ１及びＵ４に対応する回路１４一１，１４−
１１のみ詳細を図示したが、他のブロックＦ２，Ｐ，Ｌ
ｌ〜Ｌ４，Ｕｌ〜Ｕ３に対応する回路１４−２〜１４−
１０も回路１４−１，１４一１１と同一の構成であり、
また第５図において検−出回路１７−１〜１７−１３は
ノートＣＬ及びＣに対応する回路１７−１及び１７−１
３のみ詳細を図示したが、他のノートＣ＃〜Ｂに対応す
る回路１７−２〜１７−１２は回路１７−１と同一の構
成である。ただし図示のようにノートＣに対応する回路
１７−１３のみ構成が若干異なる。また第４図、第５図
において検出回路１４−１〜１４一１１，１７−１〜１
７−１３の回路構成素子（アンド回路、オア回路など）
は夫々別体のものであるが動作機能が同一の素子に関し
ては説明の便宜上ブロックの種類あるいはノートの種類
に無関係に同一の符号で表わす。第４図、第５図に示す
ブロック検出回路２及びノート検出回路４は第６図に示
すステートコントロール回路３によつて発生される４つ
のステートＳＯ−Ｓ３の実行によつて制御される。この
ステートコントロール回路３によつて今どのステートが
実行されているかはステートコントロール回路３のデレ
イフリツプフロツプＤＦ６，ＤＦ７の出力信号Ｑｌ，Ｑ
２の内容がこれを示している。すなわち信号Ｑｌ，Ｑ２
の内容と動作ステートＳ。−Ｓ３との関係を示すと第２
表のようになる。第６図において、端子Ｔｌ。

に正のパルスであるイニシヤルクリヤ信号１Ｃが加わる
と、この信号゜゜１゛はインバータ１１２で反転され、
負のパルスとなり、この信号“０゛はアンド回路Ａｌ７
〜Ａ２ｌに加えられる。なおイニシャルクリア信号１Ｃ
は例えは電源投入時等に発生されるようになつており、
この信号１Ｃによつてシステム全体の回路を一旦クリア
するためのものである。従つて、イニシャルパルスＩＣ
によつてアンド回路Ａｌ７〜Ａ２ｌの出力は全て“０゛
となり、デレイフリツプフロツプＤＦ６，ＤＦ７の出力
Ｑ１〜Ｑ２はともに“０゛となる。これによりこのデレ
イフリツプフロツプＤＦ６，ＤＦ７の出力を夫々インバ
ータ１１３，１１，で反転した信号が加えられるアンド
回路Ａｌ６からステートＳ。を示す信号ＴＴＯが出力さ
れる。この信号ＴＴＯはブロック検出回路２の各検出回
路１４一１〜１４−１１のＭＯＳ型電界効果トランジス
タ（以下、単にトランジスタという）ＴＲｌ（第４図）
のゲートに加わり各トランジスタＴＲｌを全てオンにし
、端子ＴＢｌ〜ＴＢｌｌを介してブロック配線ｂ１〜貼
の配線容量Ｃｂ（第３図）を全て放電する。 アンド回
路Ａｌ６の出力はオア回路０Ｒ２４を介してディレィフ
リップフロップＤＦ６に加わり、ディレィフリップフロ
ップＤＦ６の出力Ｑ１は次のクロックパルスのタイミン
グで４６ｒ５に立上る。このときディレィフリップフロ
ップＤＦ７の出力Ｑ２は依然と“０゛となつている。こ
れによりアンド回路１７のアンド条件が成立し、ステー
トＳ１を示す信号ＴＴｌが出力される。またこのときデ
ィレィフリップフロップＤＦ６の出力Ｑ１は信号′ＩＴ
ｌ＋′ＩＴ３としてノート検出回路４の各検出回路１７
−１〜１７−１３のトランジスタＴＲ４（第５図）のゲ
ートに加わり、各トランジスタＴＲ４を全てオンして、
電源ＶＤＤを夫々端子ＴＮｌ〜ＴＮｌ３を介してノート
配線ｎ１〜Ｎｌ３に供給し、配線容量Ｃｎを充電する。
このときオンしているキースイッチ又はファンクション
スイッチがあると、そのキースイッチ又はファンクショ
ンスイッチを含むブロックのブロック配線＼〜Ｂｎの配
線容量Ｃｂはそのキースイッチ又はフアンクシンスイツ
チを介して充電され、そのブロック配線（ｂｌ−Ｂｎの
１つまたは複数）のみに信号゜“１゛が生じる。この信
号は対応するブロック検出回路２の入力端子ＴＢｌ〜Ｔ
Ｂｌｌを介して対応する検出回路１４−１〜１４−１１
のアンド回路Ａ１に加えられる。アンド回路Ａ１の他の
入力には前記ステート制御回路３のアンド回路Ａｌ７の
出力であるステートＳ１を示す信号′１Ｔ１が加えられ
ており、オンしているキースイッチ又はファンクション
スイッチを含むブロックに対応する検出回路のアンド回
路Ａ１のみアンド条件が成立し、信号゜“１゛をオア回
路０Ｒ１を介してディレィフリップフロップＤＦｌに加
える。またステートＳ１を示す信号ＴＴｌは自動ベース
コード処理用回路１５−１，１５−２及び自動アルペジ
オ処理用回路１６の各ディレィフリップフロップＤＦ２
〜ＤＦ４にも夫々オア回路０Ｒ３，０Ｒ５，０Ｒ７を介
して加えられる。各検出回路１４−１〜１４−１１のデ
ィレィフリップフロップＤＦｌの出力Ｑはアンド回路Ａ
２、オア回路０Ｒ１を介してデータ入力Ｄにフィードバ
ックされており、また自動ベースコード処理用回路１５
−１，１５−２及び自動アルペジオ処理用回路１６のデ
ィレィフリップフロップＤＦ２，ＤＦ３，ＤＦ４の各出
力Ｑは夫々、アンド回路Ａ６、オア回路０Ｒ３及びアン
ド回路Ａ８、オア回路０Ｒ５及びアンド回路ＡｌＯ、オ
ア回路０Ｒ７を介して各データ入力Ｄにフィードバック
されており、各ディレィフリップフロップＤＦｌ，ＤＦ
２，ＤＦ３，ＤＦ４は夫々記憶回路を形成している。

従つてステートＳ１においてオンしているキースイッチ
又はファンクションスイッチを含むブロックに対応する
検出回路のディレィフリップフロップＤＦｌには信号“
１゛が記憶される。しかし、オンしているキースイッチ
又はファンクションスイッチを全く含まない他のブロッ
クに対応する検出回路のディレィフリップフロップＤＦ
ｌには信号の記憶がなされない。また自動ベースコード
処理用回路１５−１，１５−２のディレィフリップフロ
ップＤＦ２，ＤＦ３及び自動アルペジオ処理用回路１６
のディレィフリップフロップＤＦ４には無条件で信号゜
“１゛が記憶される。各ブロックに対応する検出回路１
４−１〜１４−１１の各オア回路０Ｒ１及び自動ベース
コード処理用回路１５−１，１５−２の各オア回路０Ｒ
３，０Ｒ５及び自動アルペジオ処理用回路１６のオア回
路０Ｒ７の各出力はオア回路０Ｒ９に加えられる。

オア回路０Ｒ９は各ディレィフリップフロップＤＦｌ，
ＤＦ２，ＤＦ３，ＤＦ４のいずれか１つに信号゛１゛が
加わると゜゜１゛に立上り、各ディレィフリップフロッ
プＤＦｌ〜ＤＦ４の記憶が全てなくなつたとき“゜０゛
になるエニイプロツク信号抽を出力する。このエニイプ
ロツク信号ＡＢはステートコントロール回路３のアンド
回路Ａ２ｌに加わり、信号゛１゛をオア回路０Ｒ２５を
介してデレイフリツプフ罎ンプＤＦ７のデータ入力Ｄに
加え、次のクロックパルスのタイミングでディレィフリ
ップフロップＤＦ７の出力Ｑ２を４′ｒ′にする。また
このときオア回路０Ｒ２４の出力は“０゛となつている
ので、ディレィフリップフロップＤＦ６の出力Ｑ１ぱ“
０゛になり、アンド回路Ａｌ８のアンド条件が成立して
ステートＳ２になる。ブロック検出回路２の各検出回路
１４−１〜１４−１１のうちオンしているキースイッチ
又はファンクションスイッチを含むブロックに対応する
検出回路のディレィフリップフロップＤＦｌに記憶され
た信号“゜１゛はアンド回路Ａ３に加えられる。

アンド回路Ａ３は優先回路を形成するものであり、最優
先のブロックＦ１に対応する検出回路１４−１のアンド
回路Ａ３には接地レベルの信号゜“０゛をインバータ１
２で反転した信号“゜１゛を加え無条件て動作可能にす
る。また他の検出回路１４−２〜１４−１１には前段の
ディレィフリップフロップＤＦｌの出力Ｑとその前段の
オア回路０Ｒ２の出力が加わるオア回路０Ｒ２の出力を
インバータ１２で反転した信号が加えられており、その
検出回路より優先順位の高いディレィフリップフロップ
ＤＦｌの全てに記憶がないという条件でアンド回路Ａ３
の動作可能とし、その検出回路より優先順位の高い検出
回路のディレィフリップフロップＤＦｌの１つにでも記
憶があればアンド回路Ａ３は不動作となるようになつて
いる。アンド回路Ａ３の出力はアンド回路Ａ４に加えら
れ、またアンド回路Ａ３の出力をインバータＩ３て反転
した信号はアンド回路Ａ５に加えられる。

アンド回路Ａ４，Ａ５の他の入力にはステートＳ２を示
す信号ＴＴ２がステートコントロール回路３のアンド回
路１８から加えられている。また、自動ベースコード処
理用回路１５−１，１５−２及び自動アルペジオ処理用
回路１６の各ディレィフリップフロップＤＦ２，ＤＦ３
，ＤＦ４に記憶された信号“１゛は夫々３入力アンド回
路Ａ７，Ａ９，Ａｌｌに加えられ、アンド回路Ａ７の他
の入力には検出回路１４−１１のオア回路０Ｒ２の出力
をインバータ１５で反転した信号及びステートＳ２を示
す信号′ＩＴ２が、アンド回路Ａ９の他の入力には自動
ベースコード処理用回路１５−１のディレィ．フリップ
フロップＤＦ２の出力Ｑ及びその前段のオア回路０Ｒ２
の出力が加わるオア回路０Ｒ４の出力をインバータ１７
で反転した信号及びステートＳ２を示す信号ＴＴ２が、
アンド回路Ａｌｌの他の入力には自動ベースコード処理
用回路１５−２のデ４イレイフリツプフロツプＤＦ３の
出力Ｑ及びその前段のオア回路０Ｒ４の出力が加わるオ
ア回路０Ｒ６の出力をインバータ１９で反転した信号及
びステートＳ２を示す信号ＴＴ２が、それぞれ加えられ
ており、アンド回路Ａ７，Ａ９，Ａｌｌは優先回路・を
形成している。従つて、ステートＳ２において、まず、
検出回路１４−１〜１４−１１で、記憶のなされたディ
レィフリップフロップＤＦｌのうち、優先順位が一番高
いブロックに対応するものが抽出され、その抽出された
ブロックに対応する検出回路のアンド回路Ａ４のみから
信号“゜１゛が出力される。この信号゜゜１゛はインバ
ータ１１を介してアンド回路Ａ２に加えられディレィフ
リップフロップＤＦｌの記憶を解除するとともにこの検
出回路のブロック検出出力信号となる。またアンド回路
Ａ４の出力“１゛はトランジスタＴＲ２のゲートに加え
られ抽出したブロック配線の配線容椙連ｂを放電する。
このとき他の検出回路のアノンド回路Ａ３の出力ぱ゜０
゛であり、アンド回路Ａ５のアンド条件が成立し、トラ
ンジスタＴＲ３のゲートに信号“゜１゛を加え他の検出
回路に対応するブロックのブロック配線の配線容量Ｃｂ
を充電して他のブロックのキースイッチ又はファンクシ
ョンスイッチに直列に接続されたダイオードＤ（第３図
）に逆バイアスをかける。従つて抽出されたブロックの
オンしているキースイッチ又はファンクションスイッチ
の接続されるノート配線のみ信号゜゜０゛が生じ、他の
ノート配線は信号゜゜１゛を示す。この信号゜゜０゛は
対応するノート検出回路４（第５図）の対応する検出回
路（１７−１〜１７−１３の１つまたは複数）のインバ
ータ１１０て反転され、アンド回路Ａｌ２に加わる。ア
ンド回路Ａｌ２の他の入力にはステートコントロール回
路３からのステートＳ２を表わす信号′［Ｔ２が加えら
れており、ステートＳ２において信号゜゜１゛をオア回
路０Ｒ１６または０Ｒ１８を介してディレィフリップフ
ロップＤＦ５のデータ入力Ｄに加える。ディレィフリッ
プフロップＤＦ５は、その出力Ｑをアンド回路Ａｌ４、
オア回路０Ｒ１６または０Ｒ１８を介して入力Ｄにフィ
ードバックして記憶回路を形成している。従つてオア回
路０Ｒ１６または０Ｒ１８を介して信号“゜１゛が加わ
ると、この信号゜“１゛を対応するディレィフリップフ
ロップＤＦ５に記憶する。また各検出回路１７−１〜１
７−１３の各オア回路０Ｒ１６または０Ｒ１８の出力は
オア回路０Ｒ１９に加えられる。オア回路０Ｒ１９は検
出回路１７−１〜１７−１３の各ディレィフリップフロ
ップＤＦ５のいずれかに信号が加わると“１゛に立上り
、各ディレィフリップフロップＤＦ５のうち１つでも記
憶がなされている間は“１゛を保持するエニイノートＡ
を発生し、これをステート検出回路３のアンド回路３の
アンド回路Ａｌ９（第３図）に加える。アンド回路Ａｌ
９のアンド条件はこのとき成立し、信号゜゜１゛をオア
回路０Ｒ２５を介してディレィフリップフロップＤＦ７
に加えるとともにオア回路０Ｒ２４を介してディレィフ
リップフロップＤＦ６に加える。これによりディレィフ
リップフロップＤＦ６，ＤＦ７の出力Ｑｌ，Ｑ２は次の
クロックパルスのタイミングで゛１゛になり、ステート
Ｓ３になる。またこのとき信号ＴＴｌ＋ＴＴ３がノート
検出回路４の検出回路１７−１〜１７−１３の各トラン
ジスタＴＲ４のゲートに加えられ、ステートＳ２におい
て放電したノート配線の配線容量Ｃｎを充電する。ノー
ト検出回路４の各検出回路１７−１〜１７−１３の各デ
ィレィフリップフロップＤＦ５の出力はアンド回路Ａｌ
３に加えられる。

アンド回路Ａｌ３は優先回路を形成しており、最優先の
ノートＣＬに対応する検出回路１７−１のアンド回路Ａ
ｌ３には接地レベルの信号゛゜０゛をインバータ１１１
で反転した信号゜゜１゛を加え無条件て動作可能とし、
他の検出回路１７−２〜１７−１３のアンド回路Ａｌ３
には前段のディレィフリップフロップＤＦ５の出力Ｑと
、その前段のオア回路０Ｒ１７の出力が加わるオア回路
０Ｒ１７の出力をインバータ１１１で反転した信号を加
え、その検出回路より優先順位の高いディレィフリップ
フロップＤＦ５の全てに記憶がないという条件でアンド
回路Ａｌ３を動作可能にし、その検出回路より優先順位
の高い検出回路のディレィフリップフロップＤＦ５の１
つにでも信号゜゜１゛が記憶されていればアンド回路Ａ
ｌ３は不動作となるようになつている。従つて、アンド
回路Ａｌ３は優先順位に従つて低音側から成立し、記憶
のなされたディレィフリップフロップＤＦ５を有する検
出回路のアンド回路Ａｌ３から順次信号“１゛が出力さ
れる。またノートＣＬに対応する検出回路１７−１のア
ンド回路Ａｌ４には接地レベルの信号゜“０゛が加えら
れており、他のノートＣ＃〜Ｃに対応する検出回路１７
−２〜１７−１３のアンド回路Ａｌ４には前段の検出回
路１７−１〜１７−１２のオア回路０Ｒ１７の出力が加
えられており、アンド回路Ａｌ３のアンド条件が成立し
て当該検出回路から信号“゜１゛が出力されると同時に
当該検出回路のアンド回路Ａｌ４を不動作にし、当該検
出回路のディレィフリップフロップＤＦ５の記憶をクリ
アするようになつている。記憶のなされたディレィフリ
ップフロップＤＦ５に対応する検出回路のアンド回路Ａ
ｌ３から全て信号“１゛が出力され、各ディレィフリッ
プフロップＤＦ５の記憶が全てなくなるとオア回路０Ｒ
１９の出力であるエニイノート信号ハは６′０″となる
。

これによりステートコントロール回路３のアンド回路Ａ
ｌ９のアンド条件は成立しなくなり、ステートＳ３が終
了する。ステートＳ３が終了すると、ディレィフリップ
フロップＤＦ５の出力Ｑ１ぱ゜０゛になるからブロック
検出回路４からエニイプロツク信号ＡＢが発生している
ということを条件に再びアンド回路Ａｌ８が成立し、ス
テートＳ２になる。アンド回路１８の出力であるステー
トＳ２を示す信号ＴＴ２はブロック検出回路４に加えら
れ、次の優先順位のブロック抽出が行なわれる。このよ
うにして、ステートＳ２においてブロック検出回路２の
検出回路１４−１〜１４−１０のうち抽出されたブロッ
クに対応する１つからブロック検出信号を出力し、ステ
ートＳ３においてノート検出回路４の検出回路１７−１
〜１７−１３から当該ブロックのオンしているキースイ
ッチ又はファンクションスイッチを示すノート検出信号
を順次出力し、ブロック検出回路２の各検出回路１４一
１〜１４−１１のディレィフリップフロップＤＦｌの記
憶が全てなくなるまで、すなわち最初にステートＳ１に
おいてオンしているキースイッチ又はファンクションス
イッチを含むブロックとして検出したブロックの抽出が
完了するまでステート・Ｓ２とステートＳ３が交互に繰
り返えされる。例えば、フィンガーコード機能を選択す
る信号ＦＣ及びシンクロスタート機能を選択する信号Ｓ
Ｓ及びリズムを選択する信号Ｒ１に対応するファンクシ
ョンスイッチが投入され、ノートＣＬ，Ｅｌ，・Ｇ１に
対応する鍵が下鍵盤で押圧され、ノートＥ２に対応する
鍵が上鍵盤て押圧されている場合におけるステートコン
トロール回路３の各部の信号及びブロック検出回路２の
出力及びノート検出回路４の出力をタイミングチャート
に表わすと第７図冫のようになる。ここで第７図ａはク
ロックパルス０によつて形成されるクロックパルス時間
ｔ１〜Ｔ。を示しており、第７図ｋに示す信号ＢＰはブ
ロック検出回路２の各検出回路１４−１〜１４−１１及
び自動ベースコード処理用回路１５−１，１５一２及び
自動アルペジオ処理用回路１６の各出力をまとめて表わ
したものてあり、第７図１に示す信号ＮＰはノート検出
回路４の各検出回路１７一１〜１７−１３の出力を表わ
したものである。いま第７図ｂに示すようにイニシャル
クリア信号１Ｃがステートコントロール回路３の端子Ｔ
ｌ。に加わると、デイレイフリツプフロプＤＦ６，ＤＦ
７の出力Ｑｌ，Ｑ２はクロックパルス時間ｔ１のタイミ
ングで゜“０゛になり（第７図Ｃ，ｄ）ステートＳ。を
示す信号ＴＴＯが発生され、（第７図ｅ）この信号１Ｔ
０によつてブロック検出回路２のトランジスタＴＲｌを
オンにし、各ブロック配線ｂ１〜Ｂｌｌの配線容量Ｃｂ
を放電する。続いて、次のクロックパルス時間拶のタイ
ミングでディレィフリップフロップＤＦ６の出力Ｑ１は
“゜１゛になり、ステートＳ１を示す信号ＴＴ，（第７
図ｆ）及び信号ＴＴｌ＋′ＩＴ３（第７図ｈ）が発生さ
れ、信号■１＋ＴＴ３によつてノート検出回路４のトラ
ンジスタＴＲ４をオンして、各ノート配線ｎ１〜Ｎｌ３
の配線容量Ｃｎを充電し、信号ＴＴｌによつてブロック
検出回路２のアンド回路Ａ１を動作可能にし、フィンガ
ーコードを選択する信号ＦＣ及びシンクロスタートを選
択する信号ＳＳを含むブロックＦ１に対応する検出回路
１４−１及ひリズムを選択する信号Ｒ１を含むブロック
Ｆ２に対応する検出回路１４−２、及び下鍵盤のノート
ＣＬｌ，Ｅｌ，Ｇｌを含むプロツクレに対応する検出回
路１４−４及び上鍵盤のノートＥ２を含むブロックＵ１
に対応する検出回路１４一８の各ディレィフリップフロ
ップＤＦｌと、自動ベースコード処理用回路１５−１，
１５−２のディレィフリップフロップＤＦ２，ＤＦ３及
び自動アルペジオ処理用回路１６のディレィフリップフ
ロップＤＦ４に信号“１゛を記憶する。これと同時にブ
ロック検出回路２からエニイプロツク信号鳩が発生され
る（第７図１）。クロックパルス時間Ｔ３のタイミング
になると、ステートコントロール回路３のデイレイフリ
ップフロプＤＦ７の出力Ｑ２は“゜１゛になり、ディレ
ィフリップフロップＤＦ６の出力Ｑ１は“゜０゛になつ
てステートＳ２を示す信号ＴＴ２が発生され（第７図ｇ
）、この信号ＴＴ２によつてまずブロック検出回路２の
ブロックＦ１に対応する検出回路１４−１のアンド回路
Ａ４が動作可能になり、トランジスタＴＲ２をオンして
、ブロック配線Ｋｇの配線容量Ｃｂを放電するとともに
ブロック検出信号ＦｌＰを出力する（第７図ｋ）。

またこの信号′１１′２はノート検出回路４のアンド回
路Ａｌ２を動作可能にし、信号ＦＣ，ＳＳに対応する検
出回路１７−２，１７−１３のディレィフリップフロッ
プＤＦ５に信号“゜１゛を記憶する。この記憶と同時に
ノート検出回路４から出力されるエニイノート信号ハは
“１゛になる（第７図ｊ）。クロックパルス時間ζにな
るとステートＳ３になり、ノート検出回路４のディレィ
フリップフロップＤＦ５に記憶された信号“１゛はノー
トＣ＃，Ｃに対応する出力ライン２２，３３から信号Ｆ
Ｃ，ＳＳを示す信号としてクロックパルス時Ｉｌｌｌｔ
４，ｔ５のタイミングで順次出力される（第７図１）、
ライン３３からの信号の送出が完了するとクロックパル
ス時間ζのタイミングでエニイノート信号ＭＪは′４０
″になり、次のクロックパルス時腓。のタイミングでス
テートコントロール回路３のデイレイフリツプフロプＤ
Ｆ６の出力Ｑ１ば０゛になつて再びステートＳ２になる
。このようにしてステートＳ３，Ｓ２を交互に繰り返さ
れ、ブロック検出回路２からはブロックＦ２，Ｌｌ，Ｕ
ｌを示す信号Ｆ２Ｐ，ＬｌＰ，ＵｌＰが順次出力され、
これに応じてノート検出回路４からはリズムを選択する
信号Ｒ１、下鍵盤の当該ノートを示す信号ＣＬｌ，Ｅｌ
，Ｇ，、上鍵盤の当該ノートを示す信号Ｅ２が順次出力
される。最初のステートＳ１でブロック検出回路２の各
検出回路１４−１〜１４−１１のディレィフリップフロ
ップＤＦｌに記憶された信号の抽出が全て終・ると、ス
テートＳ２において自動ベースコード処理用回路１５−
１のアンド回路Ａ７が動作可能となり、信号゜゜１゛を
信号ＡｌＰとして出力するとともに、この信号をインバ
ータ■４で反転してアンド回路Ａ６に加え、アンド回路
Ａ６を不動作とすることによりディレィフリップフロッ
プＤＦ２の記憶をクリアする。この自動ベースコード処
理用回路１５−１の出力ＡｌＰはオア回路０Ｒ１５を介
し、自動ベースコード制御信号ＡＰとしてノート検出回
路４の検出回路１７−１〜１７−１２のノ各オア回路０
Ｒ１６に加えられる。従つてブロック検出回路２の自動
ベースコード処理用回路１５一１から信号ＡｌＰが出力
されるとノート検出回路４の検出回路１７−１〜１７−
１２のディレィフリップフロップＤＦ５には全て信号“
６Ｆ゛が記憶される。なおこのとき検出回路１７−１３
のオア回路０Ｒ１８には信号ＡＰは加えられないが、こ
れは検出回路１７−１が検出回路１７−１３と同一のノ
ートＣを表わしているため重複をさけるためてある。ノ
ート検出回路４の検出回路１７−１〜１７−１２の各デ
ィレィフリップフロップＤＦ５に記憶された信号は次の
クロックパルス時間のタイミングから各クロックパルス
に同期して順次出力される。すなわち、各検出回路１７
−１〜１７−１２の出力ライン２１〜３２には順次信号
“１゛が現われる。ライン３２から信号゜゜１゛が出力
され、エニイノート信号ＡＮが゛０゛になるとステート
Ｓ２になり、自動ベースコード処理用回路１５−２のア
ンド回路Ａ９のアンド条件が成立し、その出力信号“１
゛をインバータ１６を介してアンド回路Ａ８に加え、デ
ィレィフリップフロップＤＦ３の記憶をクリアするとと
もに信号Ａ２Ｐを出力する。この信号Ａ２Ｐは前述した
オア回路ＣＲｌ５を介して自動ベースコード制御信号書
となつてノート検出回路４の検出回路１７−１〜１７−
１２のオア回路０Ｒ１６に加わり、客デイレイフリツプ
フ咄ンプＤＦ５に全て信号′４Ｆ５を記憶させる。従つ
て検出回路１７−１〜１７−１２の出力ライン２１〜３
２には各クロックパルス時間に同期して順次信号゜゜１
゛が生じる。この自動ベースコード処理用回路５２−１
，５２−２の出力ＡｌＰ，Ａ２Ｐに基つきノート検出回
路４の検出回路１７−１〜１７−１２から順次出力され
る信号は後述する自動ベースコード演奏用のキーコード
データを形成するための根音の検出に用いられる。続い
て自動アルペジオ処理用回路１６のアンド回路Ａｌｌの
アンド条件が成立し、その出力信号“１゛をインバータ
１８で反転してアンド回路ＡｌＯに加え、ディレィフリ
ップフロップＤＦ４の記憶をクリアするとともに自動ア
ルペジオ制御信号ＡＲＰを送出する。

信号ＡＲＰの送出が完了すると、再びステートＳ。にな
り、これによりブロック検出回路２及びノート検出回路
４による１回の走査が完了し、以下同様の走査が繰り返
えされる。ブロック検出回路２の各検出回路１４−１〜
１４−１１及び自動ベースコード処理用回路１５一１，
１５−２の各出力信号ＦｌＰ−Ａ２Ｐはエンコーダ１８
に加えられる。エンコーダ１８はオア回路０Ｒ１０，０
Ｒ１１，０Ｒ１２から成り、各検出回路１４−１〜１４
−１１及び自動ベースコード処理用回路１５−１，１５
−２の出力に応じて、ブロックの種類を表わす種類別コ
ーロ℃１，ＢＣ２，ＢＣ３を発生する。このブロックの
種類と種類別コードＢＣｌ，ＢＣ９，ＢＣ３との関係を
表に示すと、第３表のようになる。エンコーダ１８で第
３表に従つて発生された種類別コー口℃１〜ＢＣ３は第
８図に示す種類別コードレジスタ８に加えられる。

種類別コードレジスタ８は３ビットのレジスタ８−１〜
８−３からなり、レジスタ８−３においてその詳細が代
表して示されているように、コード検出回路２からステ
ートＳ２で送出された種類別コードＢＣｌ〜ＢＣ３を次
の状態であるステートＳ３の間一時保持するものである
。

すなわち、種類別コードＢＣｌ〜ＢＣ３はオア回路０Ｒ
２６を介してディレィフリップフロップＤＦ９のデータ
入力Ｄに加えられ、その出力Ｑはアンド回路Ａ２３、オ
ア回路０Ｒ２６を介して入力Ｄにフィードバックされて
おり、アンド回路Ａ２３の他の入力には前記ステートコ
ントロール回路３（第６図）からの信号ＴＴ′３が加え
られている。この信号ＴＴ′３はステートコントロール
回路３のアンド回路Ａｌ９の出力をディレィフリップフ
ロップＤＦ８で４８μＳ遅延させたものであり、第７図
ｍに示すようにステートＳ３を示す信号である。種類別
コードレジスタ８の各出力信号及びその各出力信号を夫
々インバータ１１６，１１７，１１８で夫々反転した信
号はデコーダ１０に加えられる。

デコーダ１０はアンド回路Ａ２４〜Ａ３Ｏからなり、加
えられる種類別コー円℃１〜ＢＣ３に対応して、各アン
ド回路Ａ２４〜Ａ３Ｏからファンクションスイッチを含
むブロックの検出時間を示す信号ＦｌＴ，Ｆ２Ｔｌペダ
ル鍵盤のキースイッチを含むブロックの検出時間を示す
信号ＰＴ、下鍵盤のキースイッチを含むブロックの検出
時間を示す信号ＬＴ、上鍵盤のキースイッチを含むブロ
ックの検出時間を示す信号ＵＴ、自動ベースコード処理
時間を示す信号ＡｌＴ，Ａ２Ｔを発生する。この信号Ｆ
ｌＴ−Ａ２Ｔは後に詳述する制御信号形成回路１１（第
８図）で用いられる。なおデコーダ１０のアンド回路Ａ
２６〜Ａ２８の出力は夫々ディレィフリップフロップＤ
Ｆｌ２〜ＤＦｌ４及びディレィフリップフロップＤＦｌ
７〜ＤＦｌ９を介し、ペダル鍵盤のキースイッチを示す
信号Ｐ１下鍵盤のキースイッチを示す信号Ｌ１上鍵盤の
キースイッチを示す信号Ｕとして送出される。ブロック
検出回路２の下鍵盤及び上鍵盤の各キースイッチを含む
ブロックＬ１〜Ｌ４，Ｕｌ〜Ｕ４に対応する検出回路１
４−４〜１４−１１の出力信号ＬｌＰ−Ｕ４Ｐはオア回
路０Ｒ１３，０Ｒ１４からなるエンコーダ１９に加えら
れ、各オクターブを示すオクターブコード０Ｃ１，０Ｃ
２にエンコードされる。

またノート検出回路４の各検出回路１７−１〜１７−１
３の出力はオア回路０Ｒ２０，０Ｒ２１，０Ｒ２２，０
Ｒ２３からなるエンコーダ３４に加えられ、各ノートを
示すノートコードＮＣ４〜ＮＣｌにエンコードされる。

このオクターブコード０Ｃ１，０Ｃ２及びノートコード
ＮＣｌ〜ＮＣ４は第１１図に示すキーコードレジスタ９
に加えられる。第４表，第５表はこのキーコード０Ｃ１
，０Ｃ２及びノートコードＮＣｌ〜ＮＣ４を夫々各オク
ターブ音域、各ノートに対応して示したものである。フ
ァンクションスイッチからの信号の処理ブロック検出回
路２及びノート検出回路４によるキースイッチ及びファ
ンクションスイッチの走査において、まず最初にブロッ
クＦｌ，Ｆ２のファンクションスイッチの検出が行なわ
れる。

すなわちブロック検出回路２からブロックＦｌ，Ｆ２に
対応する信号ＦｌＰ，Ｆ２Ｐが順次出力され、この信号
ＦｌＰ，Ｆ２Ｐに応じて当該ブロックＦｌ，Ｆ２内のオ
ンしているファンクションスイッチを示す信号がノート
検出回路４の対応する検出回路１７−１〜１７−１３か
ら順次出力される。ノート検出回路４の検出回路１７−
１〜１７−１２の出力はライン２１〜３２を介して第９
図に示すコード検出回路５のノートレジスタ３５に加え
られ、また検出回路１７−１３の出力はライン３３、第
１０図に示すディレィフリップフロップＤＦ２９を介し
てファンクションデータ転送回路７のステージ７−２０
，７−２１に加えられる。ノートレジスタ３５は１２ス
テージのシフトレジスタからなり、各ステージ３５−１
〜３５−１２の詳細はステージ３５−１に代表して示さ
れている。すなわち、各ステージ３５−１〜３５−１２
はロード制御用アンド回路Ａ４８、クリア制御用アンド
回路Ａ４９、シフト制御用アンド回路Ａ４７を具え、ア
ンド回路Ａ４７，Ａ４８，Ａ４９の出力はオア回路０Ｒ
４２を介してデイレイフリツプフロツプＤＦ２２のデー
タ入力に加えられており、アンド回路Ａ４８にはライン
２１〜３２からの信号とロード信号ＬＬが加えられ、ア
ンド回路Ａ４９にはディレィフリップフロップＤＦ２２
の出力とクリア信号ＣＬが加えられ、アンド回路Ａ４７
には前段３５−１２〜３５−２のディレィフリップフロ
ップＤＦ２２の出力とシフト信号ＳＬが加えられている
。従つてノートレジスタ３５はロード信号ＬＬが加わる
とライン２１〜３２の信号を対応するステージ３５−１
〜３５−１２に読み込み、クリア信号ＣＬが加わると各
ステージ３５一１〜３５−１２の信号をクリアし、また
シフト信号ＳＬが加わると各ステージ３５−１２〜３５
一２の信号を右方に順次シフトする。ブロック検出回路
２及びノート検出回路４による走査の最初の出力である
ブロック検出回路２の出力ＦｌＰは制御信号形成回路１
１（第８図）のオア回路０Ｒ３３に加えられる。

オア回路０Ｒ３３の出力はインバータ１２０で反転され
クリア信号ＣＬとしてノートレジスタ３５に加わり、ノ
ートレジスタ３５の各ステージ３５−１〜３５−１２の
信号をクリアする。またブロック検出回路２の出力信号
ＦｌＰはエンコーダ１８を介して種類別コードレジスタ
８に加えられ、一時保持されたのちデコーダ１０のアン
ド回路Ａ２４を介してオア回路０Ｒ３４に加えられる。
オア回路０Ｒ３４の出力はロード信号ＬＬとしてノート
レジスタ３５に加えられる。従つて、ノートレジスタ３
５の各ステージ３５−１〜３５−１２にはオンしている
ファンクションスイッチを含む信号が順次読み込まれる
。ノートレジスタ３５のステージ３５−１〜３５−１２
に読み込まれた信号の一部であるステージ３５−１〜３
５−１０に保持された信号はライン４１−５０を介して
ファンクションデータメモリ６−１〜６−１０（第１０
図）に加えられる。またノートレジスタ３５の各ステー
ジ３５−１〜３５−１２の出力はライン４１−５２を介
してファンクションデータ転送回路７（第１０図）に加
えられる。ファンクションメモリ６−１〜６−１０はこ
のチップ内で使用するブロックＦ１のファンクションス
イッチからの信号ＳＦ，ＦＣ，ＣＡ，Ｍ，ＣＯＮ，ＥＣ
，ＵＬ，ＤＣ，ＦＳ，ＵＴを夫々記憶するものてある。

各メモリ６−１〜６−１０の詳細はメモリ６−１〜６−
４に代表して示されているようにクリア制御用のアンド
回路Ａ６ｌ及ひロード制御用のアンド回路Ａ６２及びア
ンド回路Ａ６ｌ，Ａ６２の出力がオア回路０Ｒ５１を介
して加えられるディレィフリップフロップＤＦ２５を具
えており、アンド回路Ａ６ｌにはディレィフリップフロ
ップＤＦ２５の出力と後述するロード信号ＬＦｌをイン
バータ１３１て反転した信号とが加えられており、アン
ド回路Ａ６２には対応するラ・イン４１〜５０の信号及
びロード信号ＬＦｌが加えられている。なおメモリ６−
１〜６−１０において内部のアンド回路、オア回路等は
夫々別体のものであるが同様の機能をするものに関して
は説明の便宜上同一の符号を付す。また詳細が図示され
ていないメモリ６−５〜６−１０はメモリ６−４と同一
の構成である。またシングルフィンガー機能を選択する
信号ＳＦを記憶するメモリ６−１及びフィンガーコード
機能を選択する信号ＰＣを記憶するメモリ６−２は他の
メモリ６−３〜６−１０と構成が若干異なる。すなわち
、メモリ６−１のアンド回路Ａ６２はライン４２の信号
をインバータ１３２に反転した信号及びライン４３の信
号をインバータ１３３て反転した信号によつてインヒビ
ツトされており、メモリ６−２のアンド回路Ａ６２はラ
イン４３の信号をインバータ１３３で反転した信号によ
つてインヒビツトされている。ファンクションデータメ
モリ６−１〜６−１０を制御するロード信号ＬＦｌは第
８図に示した制御信号形成回路１１によつて形成される
。

第８図においてデコーダ１０によつてデコーダされたア
ンド回路Ａ２４の出力信号ＦｌＴはアンド回路Ａ４５に
加えられる。アンド回路Ａ４５の他の入力には第６図に
示したステートコントロール回路３からの信号ＴＴＰが
加えられている。この信号Ｔ１′Ｐはアンド回路Ａｌ９
の出力をインバータ１１５で反転した信号とディレィフ
リップフロップＤＦ８の出力信号とをアンド回路Ａ２２
でアンド条件をとつた信号であり、第７図Ｍに示すよう
にステートＳ３を示す信号ＴＴ３の最後の４８μｓの間
“゜１゛になる信号である。従つてアンド回路Ａ４５は
ステート入の最後の４８μｓの間成立し、このアンド回
路Ａ４５の出力信号はタイミングを合せるためにディレ
ィフリップフロップＤＦ３Ｏで４８μＳ遅延され、ロー
ド信号ＬＦｌとして第１０図のファンクションデータメ
モリ６−１〜６−１０に加えられる。このようにしてブ
ロックＦ１のオンしているファンクションスイッチを示
す信号はファンクションデータメモリ６−１〜６−１０
に記憶される。なお、ファンクションデータメモリ６−
７に記憶される信号ＵＬは第８図のアンド回路Ａ３ｌに
加えられ、上鍵盤のキースイッチの音と下鍵盤のキース
イッチの音とをカップリングするために用いられる。フ
ァンクションデータ転送回路７は所要のファンクション
データを一時記憶するとともにこのデータを他のチップ
（図示せず）に転送するものであり、２７のステージ７
−１〜７−２７からなるシフトレジスタから構成される
。なおこのファンクションデータ転送回路７において各
ステージ内のアンド回路、オア回路、ディレィフリップ
フロップ等は夫々別体のものであるが説明の便宜上同一
の機能を有するものには同一の符号付する。またこの回
路７のディレィフリップフロップは全て周期１μＳのフ
ロツクパルースφ１て動作する。ステージ７−２１〜７
−２４はブロックＦ１に含まれるファンクションスイッ
チからの信号ＳＳ，ＳＴ，ＦＳＳ，ＵＴを夫々記憶する
ものであり、その詳細はステージ７−２１に代表して示
されている。すなわち各ステージ７−２１〜７−２４は
ロード制御用アンド回路Ａ６８、クリア制御用アンド回
路Ａ６７、シフト制御用アンド回路Ａ６９を具えており
、各アンド回路Ａ６７，Ａ６８，Ａ６９の出力はオア回
路０Ｒ５４を介してディレィフリップフロップＤＦ２６
に加えられている。ステージ７−２５〜７−２７はチヤ
タリングの影響を除去したフットスイッチからの信号Ｆ
Ｓ″、ペダル鍵盤又は下鍵盤のキースイッチがオンして
いることを示すキーオン信号ＫＯＮｌ自動ベースコード
機能であるシングルフィンガー機能あるいはフィンガー
コード機能あるいはカスタム機能のいずれかが選択され
ていることを示す自動ベースコード選択信号ＡＢＣを夫
々記憶するものである。

その詳細はステージ７−２５に代表して示してあるよう
にロード制御用アンド回路Ａ６８を具えておりこのアン
ド回路Ａ６８の出力と前段のディレィフリップフロップ
ＤＦ２６の出力をオア回路０Ｒ５４を介してディレィフ
リップフロップＤＦ２６に加えるようになつている。こ
こでフットスイッチ信号ＦＳ″は前述したファンクショ
ンデータメモリ６−９に記憶されたフットスイッチから
の信号ＦＳをオア回路０Ｒ５５及びパルス幅４８μＳパ
ルス周期１ｍＳのパルス信号φ。によつて動作可能とな
るアンド回路Ａ７３を介して４ビットのシフトレジスタ
５３に加え、このシフトレジスタ５３の各ビットから１
つでも゜“１゛が出力されるとこの信号をオア回路０Ｒ
５６を介して取り出すようにしてフットスイッチからの
信号ＦＳからチヤタリングの影響を除去したものである
。またキーオン信号ＫＯＮは後に詳述するようにキーオ
ンレジスタ３７（第８図）に一時保持された信号であり
、自動ベースコード選択信号Ｎ℃は前述したファンクシ
ョンデータメモリ６−１，６−２，６−３のいずれか１
つに信号゜゜１゛が記憶されていれば“゜１゛となるオ
ア回路０Ｒ５３からの信号である。ステージ７−１〜７
−７はその詳細が７−１，７−２に示されているように
、ロード制御用アンド回路Ａ６８を具え、このアンド回
路Ａ６８の出力及び前段のデイレイフリツプフロプＤＦ
２６からの信号をオア回路０Ｒ５４を介してディレィフ
リップフロップＤＦ２６に加えるようになつており、前
述したステージ７−２５〜７−２７と同様の構成である
。この各ステージ７−１〜７一７には夫々後に詳述する
第１１図の回路からのノートデータＮ１〜Ｎ４及びオク
ターブデータ２〜Ｂ３が発生していることを示すオア回
路０Ｒ７４（第１１図）からの信号Ｂ及び第８図のオア
回路０Ｒ３０からの種類別データＵ−ＡＲＰが発生して
いることを示す信号Ｋ及び第９図に示したノートレジス
タ３５に信号が記憶されていることを示す信号ＬＫＭが
加えられている。なお上記各ステージ７−１〜７−６に
加えられる信号Ｎ１〜Ｎ４，Ｂ，Ｋは回路のテスト用と
して用いられる。またステージ７−８〜７−２０はブロ
ックＦ２のファンクションスイッチからの信号を記憶す
るものである。

その詳細はステージ７−２０に代表して示されているよ
うにロード制御用アンド回路７Ａ６８、クリア制御用ア
ンド回路Ａ６７、シフト制御用アンド回路Ａ６９を具え
ており、アンド回路Ａ６７，Ａ６８，Ａ６９の出力をオ
ア回路０Ｒ５４を介してディレィフリップフロップＤＦ
２６に加えるようになつている。ステージ７−２１〜７
−２７及び７−１〜７一７の各ロード制御用アンド回路
Ａ６８はアンド回路Ａ７ｌの出力によつて制御される。

このアンド回路Ａ７ｌには前述したファンクションデー
タメモリ６−１〜６−１０の読み込みのタイミングを与
えるロード信号ＬＦｌ及び同期信号ＳＹ３３が加えられ
ている。ここで同期信号ＳＹ３３は第１３図Ｃに示すよ
うにクロックパルスφによつて決定される４８μＳのク
ロックパルス時間（第１３図Ａ，第７図ａ）のうちの３
３μＳ目に発生される信号であり、その周期はクロック
パルスφと同じく４８μＳ１またパルス幅は１μＳであ
る。従つてステージ７−２１〜７−２７及び７−１〜７
−７には信号ＬＦｌが加つているとき同期信号ＳＹ３３
のタイミングで、加えられている信号が読み込まれる。
またステージ７−８〜７−２０のロード制御用アンド回
路Ａ６８はアンド回路Ａ７Ｏの出力によつて制御される
。

このアンド回路Ａ７Ｏには信号ＬＦ２及び上記同期信号
ＳＹ３３が加えられている。ここで信号ＬＦ２は第８図
で示した制御信号形成回路１１て形成される。すなわち
、この信号ＬＦ２はデコーダ１０のアンド回路Ａ２５の
出力てある信号Ｆ２Ｔと信号′ＩＴＰとのアンド条件を
とつたアンド回路Ａ４６の出力、すなわちノート検出回
路４（第５図）からブロックＦ２のオンしているファン
クションスイッチを示す信号が出力されているステート
Ｓ３の最後の４８μＳに出力されるパルス信号をディレ
ィフリップフロップＤＦ３ｌで４８ｐＳ遅延した信号で
ある。従つてステー．ジ７−８〜７−２０には、信号Ｌ
Ｆ２が加つているとき同期信号ＳＹ３３のタイミングで
ライン４１〜５２及びディレィフリップフロップＤＦ２
９から加えられる信号が読み込まれる。ファンクション
データ転送回路７は各ステ−ジー７−１〜７−２７に記
憶した信号を順次シフトすることによりステージ７−１
のディレィフリップフロップＤＦ２６の出力からシリア
ルデータ信号として出力する。

ファンクションデータ転送回路７に送られるシフト信号
はノア回路ＮＲ５，ＮＲ６ｌからなるフリップフロップ
によつて形成される。すなオ）ちノア回路ＮＲ５にはク
ロックパルスφ（第１３図ａ）によつて決定されるクロ
ックパルス時間の７μＳ目に発生される同期信号ＳＹ７
（第１３図ｂ）が加えられており、ノア回路ＮＲ６には
前述した同期信号ＳＹ３３（第１３図ｃ）が加えられて
いる。従つてノア回路ＮＲ６の出力は第１３図ｄに示す
ように同期信号ＳＹ７に同期して立上り、同期信号ＳＹ
３３に同期して立下る信号となる。この信号は各ステー
ジ７−１〜７−２７のシフト制御用アンド回路Ａ６９に
加えられ、各ステージの信号を時計方向に（７−２７か
ら７−１に向けて）順次シフトする。この順次シフト）
される信号はステージ７−１のディレィフリップフロッ
プＤＦ２６から出力され、アンド回路Ａ７２の他の入力
には上記ノア回路ＮＲ６の出力が加えられている。従つ
てアンド回路７２は信号ＬＫＭ，ＢＥＡＴ，Ｖ２，Ｖｌ
，Ｂ■，Ｒ８〜Ｒｌ，．Ｒ■，ＳＳ，ＳＴ，ＦＳＳ，Ｕ
Ｔ，ＦＳ，ＫＯＮ，．ＡＢＣの順からなるシリアルファ
ンクションデータＦＤを同期信号ＳＹ７からＳＹ３３の
間に出力する。この信号ＦＤはディレィフリップフロッ
プＤＦ２８で１μＳ遅延された後、インバータ１３９で
反転され、端子ＴＦＤからファンクションデータ匝とし
て送出される。なお、ノア回路ＮＲ６の出力及びアンド
回路Ａ７ｌの出力はノア回路ＮＲ４を介してステージ７
−２１〜７−２４のクリア制御用アンド回路Ａ６７に加
えられており、またノア回路ＮＲ６の出力及びアンド回
路Ａ７Ｏの出力はノア回路ＮＲ３を介してステージ７−
８〜７−２０のクリア制御用アンド回路Ａ６７に加えら
れロード時及びシフト時は前に記憶されていた信号をク
リアするようになつている。また同期信号ＳＹ３３はデ
ィレィフリップフロップＤＦ２７で１ｐｓ遅延された後
、インバータ１３９て反転され、同期信号Ｗとして送出
される。

押圧した鍵を示すキーコードデータの発生ブロック検出
回路２において、ファンクションスイッチを含むブロッ
クＦｌ，Ｆ２の抽出が終ると、ペダル鍵盤のキースイッ
チを含むブロックＰが抽出され、これに応じてデコーダ
１０（第８図）のアンド回路Ａ２６のアンド条件が成立
して信号ＰＴが出力される。

今、自動ベースコード機能を選択する信号ＳＦ，ＦＣ，
ＣＡがいずれも生じていないとすると、ノア回路ＮＲｌ
の出力は゜“１゛であり、信号ＴＴＰが生じているとき
アンド回路Ａ３４のアンド条件が成立する。このアンド
回路Ａ３４の出力はオア回路０Ｒ３６を介し、キーデー
タ選択信号ＳＫＮとしてキーコードレジスタ９−１〜９
−４（第１１図）に加えられる。また下鍵盤のキースイ
ッチを含むブロックＬ１〜Ｌ４が抽出されるとデコーダ
１０のアンド回路Ａ２７のアンド条件が成立し、信号Ｌ
Ｔが出力され、上鍵盤のキースイッチを含むブロックＵ
１〜Ｕ４が抽出されるとデコーダ１０のアンド回路Ａ２
８のアンド条件が成立し、信号ＵＴが出力される。信号
ＬＴ，ＵＴはオア回路０Ｒ３６を介し、キーデータ選択
信号ＳＫＮとしてキーコードレジスタ９−１〜９−４に
加えられる。キーコードレジスタ９−１〜９−４はノー
ト検出回路４（第５図）から発生されるノートコードＮ
Ｃｌ〜ＮＣ４を一時保持するものであり、その詳細はレ
ジスタ９−１に代表して示してある。なおレジスタ９−
１〜９−４内のアンド回路、オア回路等は夫々別体のも
のであるが説明の便宜上同一の機能をするものに対して
は同一の符号を付する。キーコードデータ選択信号ＳＫ
Ｎはキーコードレジスタ９−１〜９−４の各ロード制御
用アンド回路Ａ７７に加えられ各アンド回路Ａ７７を動
作可能にする。

これにより加わるノートコードＮＣｌ〜ＮＣ４を各ディ
レィフリップフロップＤＦ３６に加える。ディレィフリ
ップフロップＤＦ３６はこのノートコードＮＣｌ〜ＮＣ
４を４８μｓ遅延させた後、夫々オア回路０Ｒ６５〜０
Ｒ６８を介し、またオア回路６５，６６の各出力は更に
オア回路０Ｒ７１，０Ｒ２を介して加算器１２−１〜１
２一４の入力Ａに加えられる。キーコードレジスタ９−
５，９−６にブロック検出回路２（第４図）から各ブロ
ックＬ１〜Ｌ４，Ｕｌ〜Ｕ４の抽出に応じて発生される
オクターブコード０Ｃ１，０Ｃ２が加えられる。

キーコードレジスタ９−５，９−６はこのオクターブコ
ード０Ｃ１，０Ｃ２を一時保持するものである。なおレ
ジスタ９−５，９−６は同一の構成からなり、その詳細
はレジスタ９−５に代表して示されている。すなわちオ
クターブコード０Ｃ１，０Ｃ２はキーコードレジスタ９
−５，９−６の各オア回路０Ｒ６２を介してディレィフ
リップフロップＤＦ３９のデータ入力Ｄに加えられ、こ
のディレィフリップフロップＤＦ３９の出力Ｑはアンド
回路Ａ８Ｏ、オア回路０Ｒ６２を介して入力Ｄにフィー
ドバックされるとともに、ディレィフリップフロップＤ
Ｆ３８に加えられており、またアンド回路Ａ８Ｏの他の
入力にはステートＳ３を示す信号ＴＴ３が加えられてい
る。従つて加えられたコード０Ｃ１，０Ｃ２はステート
Ｓ３の間だけ保持されるようになつている。ここでキー
コードレジスタ９−５，９−６に保持される信号は２ビ
ットの信号であるが、この信号は次のようにして３ビッ
トの信号に変換される。

すなわち、キーコードレジスタ９−５の出力はノア回路
ＮＲ７で反転されることによつて第１ビットの信号Ｂ１
となり、キーコードレジスタ９一５，９−６の出力は排
他オア回路ＥＲ５によつて排他オア条件がとられること
によつて第２ビットの信号Ｂ２となりまたキーコードレ
ジスタ９一５，９−６の出力をアンド回路Ａ９Ｏでアン
ド条件をとることにより第３ビットの信号Ｂ３となる。
この第１ビットの信号Ｂ１、第２ビットの信号Ｂ２、第
３ビットの信号Ｂ３をオクターブコード０Ｃ１，０Ｃ２
との関係のもとに表に示すと第６表のようになる。第１
ビットの信号Ｂ１は加算器１２−５の入力Ａに加えられ
、第２ビットの信号■は加算器１２−６の入力Ａに加え
られる。

加算器１２−１〜１２−６は入力Ａに加わる信号と入力
Ｂに加わる信号とを加算するものてある。

ところてこのとき加算器１２−１〜１２−４の入力Ｂに
は信号が加えられていない。従つて、加算器１２−１〜
１２−４からは加えられた信号がそのまま出力される。
ただし、キーコードレジスタ９−１〜９−４の出力が低
音側のＣ音［Ｃ”，」を示すノートコードＮＣ４〜ＮＣ
ｌ“１１００゛であるときにはオア回路０Ｒ６５の出力
をインバータ１４３で反転した信号、オア回路６６の出
力をＩ４４で反転した信号及びオア回路０Ｒ６７，０Ｒ
６８の出力が加わるアンド回路Ａ８９のアンド条件が成
立し、信号“１゛をオア回路０Ｒ７１，０Ｒ７２を介し
て加算器１２−１，１２−２の夫々の入力Ａに加え、加
算器１２−１〜１２−４の入力Ａに加わるコード信号（
ＮＣ４〜ＮＣｌ）の高側のＣ音「Ｃ」を示すコード信号
゜゜１１１丁゛に変換する。またこのときアンド回路Ａ
８９の出力“１゛は加算器１２−５，１２−６の入力Ｂ
に加わり、オクターブを表わす第１ビットの信号及び第
２ビットの信号に“１゛を加算する。加算器１２−１，
１２−２の出力はアンド回路Ａ９２，Ａ９３を介してデ
ィレィフリップフロップＤＦ４Ｏ，ＤＦ４ｌに加えられ
、加算器１２一３，１２−４の出力は直接ディレィフリ
ップフロップＤＦ４２，ＤＦ４３に加えられる。

ここで加算器１２−１〜１２−４の出力が高音側のＣ音
［Ｃ」を示すコード信号゜゜１１１ｒ゛であるときには
加算器１２−１〜１２−４の各出力が加わるナンド回路
ＮＡｌの出力ば゜０゛となり、アンド回路Ａ９２，Ａ９
３を動作不能として低音側のＣ音「ＣＬ」を示すコード
信号゜゜１１００゛に変換する。また、加算器１２−５
，１２−６の出力は夫々ディレィフリップフロップＤＦ
４４，ＤＦ４５に加えられ、アンド回路Ａ９Ｏの出力は
ディレィフリップフロップＤＦ４６に加えられる。この
ようにしてディレィフリップフロップＤＦ４Ｏ〜ＤＦ４
３からはノートを示すノートデータＮ１〜Ｎ４が出力さ
れ、ディレィフリップフロップＤＦ４４〜ＤＦ４６から
はオクターブを示すオクターブデータ司〜Ｂ３が発生さ
れる。

例えばノートレジスタ９−４〜９−１に低音側のＣ音「
ＣＬ」を示すノートコードＮＣ４〜ＮＣｌ“１１００゛
が読み込まれ、ノートレジスタ９−６，９−５に第１オ
クターブを示すオクターブコード０Ｃ２，０Ｃ１“００
゛が読み込まれたとする。

このときはアンド回路Ａ８４のアンド条件が成立し、加
算器１２−４〜１２−１の入力Ａにはコード信号“゜１
１１丁゛が加えられ、加算器１２−４〜１２−１の出力
゜゜１１１ｒ゛はナンド回路ＮＡｌのナンド条件が成立
することによつて再びコード信号“１１００゛に変換さ
れる。またこのとき加算器１２−６，１２−５の入力Ａ
には信号゜“１０゛が加えられ、入力Ｂにば１１゛が加
えられる。従つて加算器１２−６，１２−６の出力は“
００゛となる。またこのときアンド回路Ａ９Ｏの出力は
“゜０゛である。従つて、ディレィフリップフロップＤ
Ｆ４３〜ＤＦ４ＯからはノートデータＮ４〜Ｎｌ゜“１
１００゛が出力され、ディレィフリップフロップＤＦ４
６〜ＤＦ４４からはオクターブデータ式〜Ｂｌ゜“００
０゛が出力される。すなわち、低音側のＣ音［ＣＬ」を
示すノートコードＮＣ４〜ＮＣｌがノートレジスタ９−
１〜９−６に読み込まれたときは、ノートを示すノート
データＮ４〜Ｎ１ぱ゜１１００゛となり、オクターブを
示すオクターブデータＢ３〜Ｂ１ぱ゛０００゛となる。
また、高音側のＣ音［Ｃ」を示すノートコードＮＣ４〜
ＮＣｌ“゜１１１Ｆ゛が読み込まれたときはナンド回路
ＮＡｌのナンド条件が成立し、ノートデータＮ４〜Ｎ１
は“１１００゛となる。

しかしこのとき加算器１２−５，１２−６の入力Ｂには
信号は加わらないので、オクターブを表わすオクターブ
データ？〜八は変化しない。そして、ノートデータＮ４
〜Ｎ１とオクターブデータＢ３〜司とで７ビットのキー
コードデータＫＣとなる。コード検出 自動ベースコード機能の１つであるフィンガーコード機
能（ＦＣ）またはカスタム機能（ＣＡ）が選択された場
合は下鍵盤で押圧された複数鍵の音程関係からその押圧
された鍵によつて構成されるコードの種類を検出する。

ブロック検出回路２（第４図）によつて下鍵盤のキース
イッチを含むプロツクレが抽出されると、４８μＳの信
号ＬＩＰがオア回路０Ｒ３３（第８図）に加えられる。
オア回路０Ｒ３３の出力はインバータ１９て反転されク
リア信号ＣＬとしてノートレジスタ３５（第９図）に加
えられ各ステージ３５−１〜３５−１２に保持されてい
る信号をクリアする。また下鍵盤のキースイッチを含む
プロツクレ〜Ｌ４が抽出され、この抽出に応じてノート
検出回路４（第５図）の出力ライン２１〜３３からオン
しているキースイッチのノートを示す信号が出力される
と、デコーダ１０（第８図）のアンド回路Ａ２７のアン
ド条件が成立し、信号ＬＴが出力される。この信号ＬＴ
はアンド回路０Ｒ３４を介し、コード信号ＬＬとしてノ
ートレジスタ３５に加えられる。ノートレジスタ３５は
ノート検出回路４の出力ライン２１〜３２に順次生じる
オンしている下鍵盤のキースイッチのノートを示す信号
を対応するステージ３５−１〜３５−１２に読み込み、
これを記憶する。なお、クリア信号ＣＬはブロック検出
回路２から信号ＬＩＰが出力されている４８μｓ間のみ
発生されるのてノートレジスタ３５はオンしているキー
スイッチの属するブロックＬ１〜Ｌ４に関係なく全て読
み込まれる。なお、高音側のＣ音［Ｃ」に対応するキー
スイッチを検出する検出回路１７−１３の出力は低音側
のＣ音「ＣＬ」に対応するステージ３５−１に読み込ま
れるようになつている。すなわち、検出回路１７−１３
の出力はアンド回路Ａｌ５に加えられる。アンド回路Ａ
ｌ５の他の入力にはデコーダ１０のアンド回路Ａ２４，
Ａ２５の出力である信号ＦｌＴ，Ｆ２Ｔをオア回路０Ｒ
３１を介し、インバータ１１９で反転した信号、すなわ
ち、ファンクションスイッチを含むブロックＦｌ，Ｆ２
以外のブロックの検出が行なわれているとき゜“１゛と
なる信号Ｆ丁が加えられている。従つて下鍵盤のキース
イッチの検出時にはアンド回路Ａｌ５は動作可能となり
、検出回路１７−１３の出力はアンド回路Ａｌ５、ライ
ン２０、オア回路０Ｒ４５（第９図）を介してノートレ
ジスタ３５のステージ３５−１のロード制御用アンド回
路Ａ４８に加えられる。このようにしてノートレジスタ
３５には下鍵盤のオンしているキースイッチのノートを
示す信号が対応するステージ３５−１〜３５−１２に全
て読み込まれ、記憶される。

下鍵盤のキースイッチを含むブロックの抽出が終り、ア
ンド回路Ａ２７（第８図）からの信号ＬＴが無くなると
ロード信号ＬＬは“０゛となり、以後発生する上鍵盤の
オンしていネキースイツチのノートを示す信号はノート
レジスタ３５には読み込まれない。上鍵盤のキースイッ
チを含むブロックの抽出が終り、ブロック検出回路２に
設けられた自動ベースコード処理用回路１５−１から信
号ＡｌＰが出力されると、４８μＳ遅延してデコーダ１
０のアンド回路Ａ２９から信号ＡｌＴが出力される。

この信号ＡｌＴはオア回路０Ｒ３２を介し、シフト信号
ＳＬとしてノートレジスタ３５の各ステージ３５−１〜
３５−１２のシフト制御用アンド回路Ａ４７に加えられ
る。また信号ＡｌＴはオア回路０Ｒ３３、インバータ１
２０を介し、クリア信号ＣＬとしてノートレジスタ３５
に加えられる。従つてノートレジスタ３５は４８μＳの
クロックパルスに同期して各ステージ３５−１〜３５−
１２に記憶している信号、すなわち下鍵盤のオンしてい
るキースイッチのノートを示す信号を順次右方にシフト
し、４８×１２μＳ後にはステージ３５−１２に記憶さ
れていた信号はステージ３５−１に移される。ノートレ
ジスタ３５において、ステージ３５一１に記憶されてい
る信号に対して、各ステージ３５−１〜３５−１２に保
持されている信号は所定の音程関係にある。すなわちス
テージ３５−１の出力は完全１度、ステージ３５−２の
出力は短２度、ステージ３５−３の出力は長２度、ステ
ージ３５−４の出力は短３度、ステージ３５−５の出力
は長３度、ステージ３５−６の出力は完全４度、ステー
ジ３５−７の出力は減５度、ステージ３５−８の出力は
完全５度、ステージ３５−９の出力は短６度、ステージ
３５−１０の出力は長６度、ステージ３５−１１の出力
は短７度、ステージ３５−１２の出力は長７度の音程関
係にある。従つて、ノートレジスタ３５のシフト時にお
ける各ステージ３５−１〜３５−１２の出力から下鍵盤
て押鍵されたコードの種類を検出することができる。こ
のコードの検出においては、ステージ３５−１の出力で
ある完全１度音程の音を示す信号１Ｎ１、ステージ３５
−３の出力をインバータＩ２７で反転した長２度音程の
音がないことを示す信号１Ｎｉ１ステージ３５−４の出
力である短３度音程を示す信号１Ｎ３ｂ１ステージ３５
−６の出力をインバータＩぉで反転した完全４度音程の
音がないことを示す信号１Ｎ↓、ステージ３５−７の出
力をインバータ１２５で反転した減５度音程の音が゛な
いことを示す信号１Ｎ玉、ステージ３５−７の出力であ
る減５度音程の音を示す信号１Ｎ５ｂ１ステージ３５−
８の出力である完全５度音程の音を示す信号１Ｎ５、ス
テージ３５−１０の出力をインバータ１２４で反転した
長６度音程の音がないこと・を示す信号１Ｎｉ１ステー
ジ３５−１１の出力である短７度音程の音を示す信号１
Ｎ７ｂが用いられ、アンド回路Ａ５２，Ａ５３，Ａ５４
，Ａ５５によつて行なわれる。アンド回路Ａ５２は短７
度、減５度、短３度音ノ程の音を含むコードを検出する
ためのものであり、アンド回路Ａ５２の条件を論理式で
示すとＧ肝・ＳＬ−１Ｎ１・ＩＮｉ−１Ｎ３ｂ−１Ｎ↓
・ＩＮ５ｂ・ＩＮＪ−１Ｎ７ｂ・・・（１）となる。

すなわち１度音程、短３度音程、減５度音程、短７度音
程の鍵が同時に押鍵されているときに長２度音程、完全
４度音程、長６度音程の鍵が押圧されていないことが検
出の条件となつている。なお、信号ＳＬはシフト信号、
信？■肝は後述するコード検出信号メモリ３７の出力を
インバータ１２８で反転した信号であり、まだコードの
検出がなされていないことを示す信号である。アンド回
路Ａ５３は短７度音程の音を含むコード（セブンスコー
ドあるいはマイナセブンスコード）を検出するためのも
のであり、アンド回路Ａ５３の条件を論理式で示すと、
となる。

すなわち１度音程、短７度音程の鍵が同時に押鍵されて
いるとき、長２度音程、完全４度音程、減５度音程、長
６度音程の鍵が押鍵されていないことが条件となつてい
る。アンド回路Ａ５４は完全５度音程の音を含むコード
（メジヤコードあるいはマイナコード）を検出するため
のものであり、アンド回路Ａ５４の条件を論理式で示す
と、となる。

すなわち１度音程、完全５度音程の鍵が同時に押鍵され
ているとき、長２度音程、完全４度音程、減５度音程、
長６度音程の鍵が押鍵されていないことが条件となつて
いる。ノートレジスタ３５のシフト時において、上述の
論理式（１），（２），（３）のいずれかが成立すると
、その時点てアンド回路Ａ５２，Ａ５３，Ａ５４の出力
が加わるオア回路０Ｒ５０から４８μｓ幅のコード検出
信号ＣＨが出力される。

コード検出信号ＣＨはアンド回路Ａ５８，Ａ５９，Ａ６
Ｏに加えられ、アンド回路Ａ５８，Ａ５９，Ａ６Ｏを動
作可能にする。

これによりアンド回路Ａ５８，Ａ５９，Ａ６Ｏからコー
ドの種類を表わす信号７ｂ，３ｂ，５ｂが発生される。
すなわちコード検出信号ＣＨが出力されたとき、ステー
ジ３５−１１から短７度音程の音を示す信号ＩＮ７ｂが
出力されているとアンド回路Ａ５８のアンド条件が成立
しオア回路０Ｒ４８から短７度音程の音を含むコード（
セブンスコード）を表わすセブンス検出信号Ｄ７が出力
される。コード検出信号ＣＨが出力されたとき、ステー
ジ３５−４から短３度を示す信号１Ｎ３ｂが出力されて
いるとアンド回路Ａ５９のアンド条件が成立し、オア回
路０Ｒ４９から短３度音程の音を含むコード（マイナコ
ード）を表わすマイナ検出信号Ｄｍが出力される。コー
ド検出信号ＣＨが出力されているときアンド回路Ａ５２
から信号が出力されているとアンド回路Ａ６Ｏのアンド
条件が成立し、アンド回路Ａ６Ｏから短７度音程、減５
度音程、短３度音程を含むコード（デミニツシユコード
）を示すデミニツシユ検出信号Ｄｄが出力される。また
コード検出信号ＣＨはコード検出信号メモリ３７に加え
られる。

コード検出信号メモリ３７は、コード検出信号ＣＨが加
えられるとこの信号をオア回路０Ｒ４３を介してディレ
ィフリップフロップＤＦ２３に加え、ディレィフリップ
フロップＤＦ２３の出力をアンド回路Ａ５Ｏ、オア回路
０Ｒ４３を介して入力にフィードバックすることにより
コード検出信号ＣＨを一時記憶するものである。コード
検出信号メモリ３７の出力はインバータ１２８で反転さ
れ、前述したアンド回路Ａ５２〜Ａ５４に加えられる。
これはノートレジスタ３５のシフトにおいて、前記論理
式（１），（２），（３）のいずれかが満足されコード
検出信号ＣＨが１度出力されるとアンド回路Ａ５２〜Ａ
５４を動作不能とし、再ひ論理式（１），（２），（３
）のいずれかが満足してもコード検出信号ＣＨを出力し
ないようにするためである。すなわち最初に検出された
コードが優先され、その後はコード検出が行なわれない
ようになる。アンド回路Ａ５５はコードが成立していな
い場合に用いられるノンコード信号を発生させるための
ものである。

アンド回路Ａ５５の条件は論理式て竺と一となる。

ここで信号？？はノンコード信号メモリ３６の出力をイ
ンバータ１２９で反転したものであり、まだノンコード
信号ＮＣが発生されていないことを示す信号である。従
つてアンド回路Ａ５５はノートレジスタ３５のシフトに
よつてステージ３５−１から最初に信号１Ｎ１が出力さ
れると成立し、ノンコード信号ＮＣを出力する。

この信号ＮＣはノンコード信号メモリ３６に加えられる
。ノンコード信号メモリ３６はノンコード信号ＮＣが加
えられるとこの信号をオア回路０Ｒ４４を介してディレ
ィフリップフロップＤＦ２４に加え、ディレィフリップ
フロップＤＦ２４の出力をアンド回路Ａ５ｌ、オア回路
０Ｒ４４を介して入力にフィードバックすることにより
ノンコード信号ＮＣを一時記憶するものである。ノンコ
ード信号メモリ３６の出力ＮＣＨはインバータ１２９で
反転され、アンド回路Ａ５５に加えられる。またアンド
回路Ａ５５には前述したノート検出信号メモリ３７の出
力ＣＨＩ（をインバータ１２８で反転した信号が加えら
れている。すなわち最初に出力されたノンコード信号Ｎ
Ｃのみ優先されるようになつている。なお、コード検出
信号ＣＨ及びノンコード信号ＮＣは後述する根音の検出
に用いられる。

ただしノンコード信号ＮＣは、フィンガーコード機能又
はカスタム機能が選択されている場合にはここでは用い
られず、シングルフィンガー機能が選択されている場合
のみ用いられる。ノートレジスタ３５のシフトによりス
テージ３５−１２の信号がステージ３５−１に移され、
１サイクルのシフトが完了するとブロック検出回路２の
自動ベースコード処理用回路１５−２から信号Ａ２Ｐが
出力される。

信号Ａ２Ｐはインバータ！。で反転されコード検出信号
メモリ３７のアンド回路Ａ５Ｏに加えられ、コード検出
信号メモリ３７の記憶をクリアする。また信号Ａ２Ｐは
オア回路０Ｒ１５（第４図）を介し、自動ベースコード
制御信号書となり、この信号茫をインバータ１３０で反
転してノンコード信号メモリ３６のアンド回路Ａ５ｌに
加え、５ノンコード信号メモリ３６の記憶をクリアする
。自動ベースコード処理用回路１５−２から信号Ａ２Ｐ
が出力されるとテコーダ１０（第８図）のアンド回路Ａ
３Ｏから信号Ａ２Ｔが出力される。

この信号Ａ２Ｔはオア回路０Ｒ３２を介し、シフト信号
ＳＬとしてノートレジスタ３５に加えられる。従つてノ
ートレジスタ３５の各ステージ３５一１〜３５−１２に
記憶された信号は再び右方にシフトされる。これにより
前述と同様にしてコード検出信号ＣＨノンコード信号Ｎ
Ｃが発生されるのであるが、ここではコード検出信号Ｃ
Ｈは用いられず、ノンコード信号ＮＣがフィンガーコー
ド機能又はカスタム機能が選択された場合において、コ
ードが検出されなかつたときのみ根音を検出するために
用いられる。根音の検出 フィンガーコード機能が選択された場合において根音の
検出はコード検出信号ＣＨ又はノンコード検出信号ＮＣ
を用いて行なわれる。

ブロック検出回路２（第４図）の自動ベースコード処理
用回路１５−１から信号ＡｌＰが出力されると（第１４
図１参照）、この信号ＡｌＰはオア回路０Ｒ１５を介し
、信号書としてノート検出回路４（第５図）の各検出回
路１７−１〜１７−１２のオア回路０Ｒ１６に加わり、
検出回路１７−１〜１７一１２の出力ライン２１−３２
から各ノートを示す信号が順次出力される（第１４図３
〜１４参照）。このとき前述したノートレジスタ３５に
はシフト信号ＳＬが加えられ、各ステージ３５−１〜３
５−１２に記憶された信号が順次右方にシフトされる。
ここて検出回路１７−１〜１７−１２からの信号の発生
は４８μｓ毎に行なわれ、またノートレジスタ３５のシ
フトは４８μｓ毎に行なわれるので両者は完全に同期し
ている。例えは最初にステージ３５−２に記憶されてい
たノート＃を示す信号がステージ３５−１にシフトされ
、ステージ３５−１から信号１Ｎ１が出力されると、こ
れと同期してノート検出回路４の検出回路１７−２の出
力ライン２２からノートＣ＃を示す信号が出力される。
また最初にステージ３５−５に記憶されていたノートＥ
を示す信号がステージ３５−１までシフトされ、ステー
ジ３５−１から信号１Ｎ１が出力されると、これに同期
してノート検出回路４゛の検出回路１７−５の出力ライ
ン２５からノートＥを示す信号が出力される。すなわち
、ノート検出回路２からはノートレジスタ３５のステー
ジ３５−１から出力される信号１Ｎ１に同期して当該ノ
ートを示す信号が出力される。従つてコード検出・時点
でノート検出回路２から出力される信号を検出すれば、
この信号はコード成立時における完全一度音程の音、す
なわち根音にほかならない。ノートレジスタ３５の出力
が前述した論理式（１），（２），（３）のいずれかを
満足し、オア回路０Ｒ５）０からコード検出信号ＣＨが
出力されると、この信号は制御信号形成回路１１（第８
図）のアンド回路Ａ３７に加えられる。アンド回路Ａ３
７の他の入力にはファンクションデータメモリ６−２（
第１０図）に記憶されたフィンガコード機能が選択され
ていることを示す信号ＦＣ及び自動ベースコード処理用
回路１５−１による処理時間であることを示す信号Ａｌ
Ｔ（第１４図１５参照）が加えられている。従つてアン
ド回路Ａ３７はコード検出信号ＣＨが加わると動作可能
となり、信号゜゛１゛を出力し、この信号゜“１゛はオ
ア回路０Ｒ３８を介し、根音ロード信号ＬＫＮとしてキ
ーコードレジスタ９−１〜９−４（第１１図）の各アン
ド回路Ａ７８に加えられる。これにより各アンド回路Ａ
７８は動作可能となり、このときノート検出回路４のエ
ンコーダ３４から出力されているノートコードＮＣｌ〜
ＮＣ４は根音のノートとしてオア回路０Ｒ６１を介して
ディレィフリップフロップＤＦ３７に加えられる。この
フリップフロップＤＦ３７の出力はアンド回路Ａ７９、
オア回路０Ｒ６１を介してフリップフロップＤＦ３７の
入力にフィードバックされており加えられた根音を示す
ノートコードＮＣｌ〜ＮＣ４を保持する。なおアンド回
路Ａ７９の他の入力には根音ロード信号ＬＫＮをインバ
ータ１４１で反転した信号が加えられており、根音ロー
ド信号ＬＫＮが加えられるとそれまで記憶されていた根
音を示す信号をクリアするようになつている。またアン
ド回路Ａ３７（第８図）の出力はオア回路０Ｒ３９を介
し、メモリ３９に加えられる。

メモリ３９は加えられた信号をオア回路０Ｒ６０を介し
てディレィフリップフロップＤＦ３５に加え、このフリ
ップフロップＤＦ３５の出力をアンド回路Ａ７６、オア
回路０Ｒ６０を介して入力にフィードバックするように
なつており、加えられた信号を記憶する。ところで、ノ
ートレジスタ３５のシフトにおいて論理式（１），（２
），（３）が１回も成立しないとコード検出信号ＣＨは
発生しないので、根音を検出することができない。

このときはノートレジスタ３５に記憶された信号のうち
、最右方にある信号すなわち最、も低音側の信号を示す
ノートの音が根音とされる。このときの根音の検出は自
動ベースコード処理用回路１５−２の出力Ａ２Ｐ（第１
４図２参照）に基づき再び行なわれるノートレジスタ３
５のシフト時に検出されるノンコード信号ＮＣを用いて
行なわれる。すなわちノートレジスタ３５のシフトにお
いて最右方のステージに記憶された信号がステージ３５
−１までシフトされると、アンド回路Ａ５５のアンド条
件が成立しノンコード信号ＮＣが出力される。またこの
ときノート検出回路４からは最右方のステージに記憶さ
れていた信号のノートを示す信号が出力される。ノンコ
ード信号ＮＣはアンド回路Ａ３６（第８図）に加えられ
る。

アンド回路Ａ３６の他の入力には前述したメモリ３９の
出力をインバータ１２１で反転した信号、すなわちコー
ドが成立しなかつたことを示す信号と、フィンガーコー
ド機能を選択する信号ＦＣと自動ベースコード処理用回
路１５−２の出力Ａ２Ｐに基づく信号Ａ２Ｔ（第１４図
１６参照）が加えられている。従つて、このときアンド
回路Ａ３６のアンド条件が成立し、信号゛゜１゛を出力
する。この信号゜“１゛はオア回路０Ｒ３８を介し、根
音ロード信号ＬＫＮとして、キーコードレジスタ９−１
〜９−４（第１１図）に加えられる。これによりキーコ
ードレジスタ９一１〜９−４はこのときノート検出回路
４のエンコーダ３４から発生されているノートコードＮ
Ｃｌ〜”ＮＣ４を根音を示す信号として読み込む。シン
グルフィンガー機能が選択された場合は、下鍵盤で押鍵
された音が根音とされる。この場合の根音の検出はノン
コード信号ＮＣを用いて行なわれる。シングルフィンガ
ー機能が選択されている場合は下鍵盤ては単一の鍵が押
圧される。ノートレジスタ３５のシフトにおいてこの鍵
のノートを示す信号がステージ３５−１までシフトされ
るとノンコード信号ＮＣが発生される。このノンコード
信号はアンド回路Ａ３８（第８図）に加えらｌれる。ア
ンド回路Ａ３８の他の入力にはシングルフィンガー機能
を選択する信号ＳＦと自動ベースコード処理用回路１５
−１の出力ＡｌＰに基づく信号ＡｌＴが加えられている
。従つてこのときアンド回路Ａ３８のアンド条件が成立
し、信号・゜“１゛を出力する。この信号“１゛はオア
回路０Ｒ３８を介し、根音ロード信号ＬＫＮとして、キ
ーコードレジスタ９−１〜９−４（第１１図）に加えら
れる。これによりキーコードレジスタ９−１〜９−４は
このときノート検出回路４のエンコーノダ３４から発生
されているノートコードＮＣｌ〜ＮＣ４を根音を示す信
号として読み込む。カスタム機能が選択された楊合は、
ペダル鍵盤で押鍵された音が根音とされる。

ブロック検出回路２でペダル鍵盤のキースイッチを含む
ブロックＰが抽出され、デコーダ１０のアンド回路Ａ２
６（第８図）から信号ＰＴが出力されるとこの信号ＰＴ
はアンド回路Ａ３５に加えられる。アンド回路Ａ３５の
他の入力にはカスタム機能を選択する信号ＣＡとステー
トＳ３の最後の４８μｓの間゜“Ｆ５となる信号ＴＴＰ
が加えられている。従つてアンド回路Ａ３５はノート検
出回路４からペダル鍵盤で押圧された鍵のノートを示す
信号が出力されているときアンド条件が成立し、信号“
゜１゛を出力する。この信号“１゛はオア回路０Ｒ３８
を介し、根音ロード信号ＬＫＮとしてキーコードレジス
タ９−１〜９−４（第１１図）に加えられ、このときノ
ート検出回路４のエンコーダ３４から出力されているノ
ートコードＮＣｌ〜ＮＣ４を、根音を示す信号として読
み込む。フィンガーコード機能が選択された楊合のキー
コードデータの発生フィンガーコード機能が選択された
場合は、下鍵盤で押鍵された複数の音に基づいて、自動
コード演奏及び自動ベース演奏が行なわれる。

すなわち自動コード演奏を行うためのコード音を示すキ
ーコードデータは実際に押圧された下鍵盤のキースイッ
チからの信号に基づき発生され、自動ベース演奏を行な
うためのベース音を示すキーコードデータは前述のよう
にしてキーコードレジスタ９−１〜９−４（第１１図）
に読み込まれた根音を示すノートコードＮＣｌ〜ＮＣ４
及びオクターブコード０Ｃ１，０Ｃ２と、コード検出回
路５（第９図）から発生されるコードの種類を示す信号
Ｄ７またはＤｍまたはＤｄに基づき形成される。下鍵盤
て押圧されている音が所定のコードを形成していると、
コード検出回路５からコード検出信号ＣＨが発生され、
これに応じて制御信号形成回路１１（第８図）のアンド
回路Ａ３７のアンド条件が成立し、オア回路０Ｒ３８か
ら根音ロード信号ＬＫＮが出力される。

この根音ロード信号ＬＫＮはキーコードレジスタ９−１
〜９−４に加えられるとともにオア回路０Ｒ５７を介し
てディレィフリップフロップＤＦ３２に加えられ、４８
μｓ遅延された後に自動ベースコード用データ選択信号
ＡＫＤとしてアンド回路Ａ８５（第１１図）に加えられ
る。アンド回路Ａ８５の入力には、後述するシフトレジ
スタ５４（第１２図）からのベースパターンを示す信号
Ｔｌ，Ｔ２，Ｔ４，Ｔ８，及びファンクションデータメ
モリ６−５（第１０図）からのコンスタント機能が選択
されていることを示す信号ＣＯＮとが加わるオア回路０
Ｒ８８（第１２図）の出力信号ＴＢが加えられている。
従つてアンド回路Ａ８５はベースパターンＴｌ，Ｔ２，
Ｔ４，Ｔ８が生じているかあるいはコンスタント機能が
選択されているときそのアンド条件が成立し、信号“１
゛をオア回路０Ｒ６４を介してアンド回路Ａ８ｌ，Ａ８
２，Ａ８３，Ａ８４に加え、アンド回路Ａ８ｌ〜Ａ８４
を動作可能にする。アンド回路Ａ８ｌ〜Ａ８４の他の入
力にはキーコードレジスタ９−１〜９−４の出力が加え
られており、キーコードレジスタ９−１〜９−４に読み
込まれた根音のノートを示すノートコードＮＣｌ〜ＮＣ
４をアンド回路Ａ８ｌ−Ａ８４、オア回路０Ｒ６５〜０
Ｒ６８を夫々介して加算器１２−１〜１２−４の入力Ａ
に加えられる。またこのときアンド回路Ａ８５の出力Ａ
ＫＤ−ＴＢは第８図のオア回路０Ｒ２９に加えられ、デ
ィレィフリップフロップＤＦｌ７からベース音（ペダル
鍵盤の音）を示す信号Ｐが出力される。加算器１２−１
〜１２−４の入力Ｂには従音形成用データＳＤｌ〜ＳＤ
４が加えられている。

この従音形成用データＳＤｌ〜ＳＤ４は所定の音程を表
わす信号であり、従音形成用データ発生回路１３（第１
２図）において形成される。ファンクションデータ転送
回路（第１０図）から転送されたファンクションデータ
に応じて制御データ記憶装置（図示せず）から読み出さ
れた各・種リズム等のパターンに関連したタイミングを
示す制御データは反転シリアル信号血の形で端子ＴＰＤ
に加えられる。

この信号酊はインバータ１４９で反転され、信号ＰＤと
なり、シフトレジスタ５４の各ステージ５４−１〜５４
−１７の各門制御データを順次読み込む。ここでステー
ジ５４−１４〜５４−１７に読み込まれる信号は回路の
テスト用信号ＴＸ３，ＴＸ２，ＴＸｌ，ＴＸＯであり、
ステージ５４−１０〜５４−１３に読み込まれる信号は
ベースパターンを示す４ビットの信号Ｔ８，ノＴ，，Ｔ
２，Ｔｌであり、ステージ５４−８，５４−９に読み込
まれる信号はコード音の発音タイミングを示すコードタ
イミング信号Ｔｃ″，Ｔｃで、信号Ｔｃ″は特にルンバ
用の時間の長い信号であり、ステージ５４−７に読み込
まれる信号は自動リズム演奏装置（図示せず）がオンし
ていることを示すリズムオン信号ＲＨＹであり、ステー
ジ５４−６に読み込まれる信号はスローロツク用信号Ｓ
Ｒであり、ステージ５４−５に読み込まれる信号はベー
ス音を１オクターブ高めるための信号Ｔ。であり、ステ
ージ５４−１〜５４−４に読み込まれる信号はアルペジ
オパターンを示す信号Ａｒ４，Ａｒ３，ＡＩ′２，Ａｒ
１である。なお上記信号のうちアルペジオパターンを示
す信号Ａｒ４，Ａｒ３，Ａｒ２，Ａｒｌスローロック用
信号ＳＲｌコードタイミング信号Ｔｃ″はチャンネルプ
ロセッサ部（図示せず）に設けられた自動アルペジオ演
奏装置等で用いられるもので、図示した回路内では用い
られな発明の詳細な説明は省略する。シフトレジスタ５
４の各ステージ出力はトランジスタＴＲｌｌ〜ＴＲ２７
に加えられ、トランジスタＴＲｌｌ〜ＴＲ２７は、同期
信号ＳＹ４８をディレィフリップフロップＤＦ５ｌで１
μｍ遅延した信号及び同期信号ＳＹ４８をトランジスタ
ＴＲｌＯによつて１μｓのパルスφ１でゲートした信号
が加わるアンド回路Ａｌ２Ｏの出力によつてゲート制御
されている。

従つてトランジスタＴＲｌｌ〜ＴＲ２７はクロックパル
スφの最初の１μｓの間だけオンし、シフトレジスタ５
４の各ステージに読み込まれた信号を１μＳ幅の信号と
して出力し、そしてアンド回路Ａｌ２Ｏの出力が“０゛
となつた後はその状態がホールドされる。他方、コード
検出回路５（第９図）て発生されたコードの種類を表わ
すセブンス検出信号Ｄ７、マイナ検出信号Ｄｍｌデミニ
ツシユ検出信号Ｄｄは夫々コードメモリ５５−１，５５
−２，５５−３に加えられる。

コードメモリ５５−１〜５５−３はその詳細がコードメ
モリ５５−３に代表して示されているように加えられた
信号をオア回路０Ｒ７５を介してディレィフリップフロ
ップＤＦ４７に加え、ディレィフリップフロップＤＦ４
７の出力をアンド回路Ａ９牡オア回路０Ｒ７５を介して
入力にフィードバックすることにより信号を記憶するも
のである。なおアンド回路Ａ９４の他の入力にはブロッ
ク検出回路２の自動アルペジオ処理用回路１６の出力Ａ
ＲＰをインバータ１４９で反転した信号が加えられてお
りコードメモリ５５−１〜５５−３に記憶された信号は
自動アルペジオ処理用回路１６から信号ＡＲＰが出力さ
れる毎にクリアされるようになつている。従音形成用デ
ータＳＤｌ〜ＳＤ４はシフトレジスタ５４から読み出さ
れたベースパターンを示す信号Ｔｌ，Ｔ２，Ｔ４，Ｔ８
に応じて発生される。

ベースパターンを示す信号Ｔ１〜Ｔ８は４ビットのコー
ド信号からなり、信号Ｔ１〜Ｔ８によつて発音する従音
の根音に対する音程が指定される。ベースパターンを示
す信号Ｔ１〜Ｔ８が発生されると、この信号Ｔ１〜Ｔ８
はオア回路０Ｒ８８を介し、信号ＴＢとしてアンド回路
Ａ９７に加えられ、またこの信号ＴＢはディレィフリッ
プフロップＤＦ４９で４８μｓ遅延された後インバータ
１６１で反転され、アンド回路Ａ９７の他の入力に加え
られる。

従つてアンド回路Ａ９７は最初に信号ＴＢが生じたとき
のみ４８μｓ幅の信号゜“１゛を出力し、この信号をア
ンド回路Ａ９５、オア回路０Ｒ７６、インバータ１４７
を介してアンド回路Ａｌ２２に加える。アンド回路Ａｌ
２２の他の入力にはアンド回路Ａ８５（第１１図）の出
力信号ＡＫＤ−ＴＢが加えられている。従つて、このと
きアンド回路Ａｌ２２のアンド条件は成立し、信号゜“
１゛をアンド回路ＡｌＯＯ〜Ａｌｌ３に加え、アンド回
路ＡｌＯＯ〜Ａｌｌ３を動作可能にする。アンド回路Ａ
ｌＯＯ〜Ａｌｌ３にはベースパターンを示す信号Ｔｌ，
Ｔ２，Ｔ４，Ｔ８又はこの信号Ｔｌ９Ｔ２９Ｔ４９Ｔ８
を夫々インバータ１５８９１５７？１５６９１５５で反
転した信号が加えられている。

またアンド回路ＡｌＯＯ〜Ａｌｌ３には夫々コードメモ
リ５５−１〜５５−３に記憶されている検出コードの種
類を表わす信号Ｄ７，Ｄｍ，Ｄｄに基づく信号が加えら
れている。従つて加えられるベースパターンを示す信号
Ｔｌ，Ｔ２，Ｔ４，Ｔ８及びコードメモリ５５−１〜５
５−３に記憶されている信号Ｄ７，・Ｄｍ，Ｄｄに応じ
てアンド回路ＡｌＯＯ〜Ａｌｌ３のうちの所定のアンド
回路のアンド条件が成立し、信号“゜１゛を出力する。
例えば検出コードの種類が短７度音程を含むセブンスコ
ードであり、コードメモリ５５−１にセノブンス検出信
号Ｄ７が記憶され、コードメモリ５５−２，５５−３に
は信号が記憶されていない場合、ベースパターン信号Ｔ
ｌ，Ｔ２，Ｔ４，Ｔ８が“１０００゛のときは、オア回
路８４を介して出力されるコードメモリ５５−２からの
信号゛０゛をインバータ１５１で反転した信号“゜１゛
が加わるアンド回路ＡｌＯＯ及びベースパターン信号Ｔ
ｌ，Ｔ２，Ｔ４，Ｔ８のみが加わるアンド回路ＡｌＯｌ
の２つのアンド回路のアンド条件が同時に成立する。

またベースパターン信号Ｔｌ，Ｔ２，Ｔ４，Ｔ８が゜“
０１００゛のときはオア回路０Ｒ８３を介して出力され
るコードメモリ５５−３からの信号“０゛をインバータ
１５０で反転した信号“ｒ゛が加わるアンド回路ＡｌＯ
２及びベースパターン信号Ｔｌ，Ｔ２，Ｔ４，Ｔ８のみ
が加わるアンド回路ＡｌＯ３の２つのアンド回路のアン
ド条件が同時に成立する。またベースパターン信号Ｔｌ
，Ｔ２，Ｔ４，Ｔ８が“゜１１００゛のときはインバー
タ１５０の出力が加わるアンド回路ＡｌＯ５のアンド条
件が成立し、ベースパターン信号Ｔｌ，Ｔ２，Ｔ４，Ｔ
８が“００１０゛のときはインバータ１５１の出力また
はインバータ１５０の出力とオア回路０Ｒ８５を介して
加わるコードメモリ５５−１からの信号のアンド条件を
とつたアンド回路Ａｌ２ｌの出力がオア回路０Ｒ８６を
介して加わるアンド回路ＡｌＯ６のアンド条件が成立し
、ベースパターン信号Ｔｌ，Ｔ２，Ｔ４，Ｔ８が“１０
１０゛のときはベースパターン信号のみが加わるアンド
回路ＡｌＯ８のアンド条件が成立し、ベースパターン信
号Ｔｌ，Ｔ２，Ｔ４，Ｔ８が“゜０１１０゛のときはオ
ア回路０Ｒ８５の出力がオア回路０Ｒ８７を介して加わ
るアンド回路ＡｌＯ９のアンド条件が成立し、ベースパ
ターン信号Ｔｌ，Ｔ２，Ｔ４，Ｔ８が“１１１０゛のと
きはオア回路０Ｒ８５の出力が加わるアンド回路Ａｌｌ
ｌのアンド条件が成立し、ベースパターン信号Ｔｌ，Ｔ
２，Ｔ４，Ｔ８が゜゛０００丁゛のときはベースパター
ン信号のみが加わるアンド回路Ａｌｌ３のアンド条件が
成立する。アンド回路ＡｌＯＯ〜Ａｌｌ３の出力はオア
回路０Ｒ７８〜０Ｒ８２からなるエンコーダ５６に加え
られる。

エンコーダ５６はアンド回路ＡｌＯＯ〜Ａｌｌ３の出力
に応じて従音形成用データＳＤｌ〜ＳＤ５を発生する。
コードメモリ５５−１〜５５−３のいずれにも信号が記
憶されていない楊合、すなわち検出コードの種類がメー
ジヤコードを示している場合及びコードメモリ５５−１
のみにセブンス検出信号Ｄ７が記憶されているセブンス
コードが検出されている場合及びコードメモリ５５−２
のみにマイナ検出信号Ｄｍが記憶されているマイナコー
ドが検出されている場合及びコードメモリ５５−３にデ
ミニツシユ検出信号Ｄｄが記憶され、他のコードメモリ
５５−１，５５−２にセブンス検出信号Ｄ７、マイナ検
出信号Ｄｍが記憶されている場合の夫々の場合における
ベースパターン信号Ｔｌ，Ｔ２，Ｔ４，Ｔ８と、このベ
ースパターン信号に応じて発生される従音形成用データ
ＳＤｌ〜ＳＤ５との関係を第７表〜第１咳に示す。

従音形成用データ発生回路１３て発生された従音形成用
データＳＤｌ〜ＳＤ５のうち信号ＳＤｌ〜ＳＤ４は加算
器１２−１〜１２−４（第１１図）の入力Ｂに加えられ
る。

従音形成用データＳＤｌ〜ＳＤ４は前述したように所定
の音程を表わしており、この音程と従音形成用データＳ
Ｄｌ〜ＳＤ４との関係を表に表わすと第１１表のように
なる。ただしこの実施例では第１１表に示した従音形成
用データのうち完全１度、短２度、長２度、完全４度を
示す信号は用いられていない。加算器１２−１〜１２−
４は入力Ａに加わる根音のノートを示すノートコードＮ
Ｃｌ〜ＮＣ４と入力Ｂに加わる従音形成用データＳＤｌ
〜ＳＤ４とを加算して所望の従音のノートを示す信号を
形成する。

ところで根音のノートを示す信号であるノートコードＮ
Ｃｌ〜ＮＣ４の値は前述した第５表に示されているよう
に連続して増加する値をとらない。すなわちノートＣ＃
を表わすノートコード゜゜０００Ｆ゛の前にコード“゜
００００゛を欠き、ノートＤ＃を表わすノートコード４
６００Ｗ′とノートＥを表わすノートコード′６０１０
１″の間にコード４′０１００′３を欠き、ノートＦ＃
を表わすノートコード“゜０１１ｒ゛とノートＧを表わ
すノートコード４゜１００『゛との間にコード４′１０
００′１を欠き、ノートＡを表わすノートコード′４１
１０ｒ′とノートＡ＃を表わすノートコード４゜１１０
丁゛との間にコード゜゜１１００゛を欠いており、この
欠いたコードのうちの１つ“１１００゛を低音側のＣ音
「ＣＬ」を表わすノートコードとしている。この点を注
目してノートコードＮＣｌ〜ＮＣ４を再度表に表わすと
第１該のようになる。は４ビットのデータであるノート
コードＮＣｌ〜ＮＣ４を循環的な信号として従音の形成
を容易にするためであるが、ノートコードＮＣｌ〜ＮＣ
４と従音形成用データＳＤｌ〜ＳＤ４との加算結果がノ
ートコードとして用いていないコード６６００００″，
“０１００゛，゜゜１０００゛となつたりコード゛゜１
１０゛となつたりすると従音を形成することができない
。

そこでノートコードＮＣｌ〜ＮＣ４の下位２ビットＮＣ
ｌ，ＮＣ２を従音形成データの第１ビットの信号ＳＤｌ
又は第２ビットの信号ＳＤ２に基づき数値補正をする１
ようになつている。この数値補正はアンド回路Ａ８６，
Ａ８７，Ａ８８を用いて行なわれる。すなわちアンド回
路Ａ８６には従音形成用データの第１ビットの信号ＳＤ
ｌ及びオア回路０Ｒ６５の出力であるノートコードＮＣ
ｌ〜ＮＣ４の第１ビットＮＣｌ及びオア回路０Ｒ７２の
出力であるノートコードＮＣｌ〜ＮＣ４の第２ビットＮ
Ｃ２が加えられており、アンド回路Ａ８７には従音形成
用データの第２ビットの信号ＳＤ２及ひオア回路０Ｒ６
５の出力信号ＮＣ，及びオア回路，０Ｒ７２の出力信号
ＮＣ２が加えられており、アンド回路Ａ８８には従音形
成用データの第２ビットの信号ＳＤ２及びオア回路０Ｒ
７１の出力であるノートコードＮＣｌ〜ＮＣ４の第１ビ
ットＮＣｌをインバータ１４５て反転した信号及びオア
回路０Ｒ７２の出力信号ＮＣ２が加えられており、論理
式 のいずれか１つが成立すると信号゜“１゛をオア回路０
Ｒ７０を介して加算器１２−１のキヤリイ入力ＣＩに加
え“゜１゛を加算する。

例えば、ノートＤ＃を表わすノートコードＮＣ４〜ＮＣ
ｌ゜“００１ｒと長３度音程を表わす従音形成用データ
゜“０１０Ｆ゛を加算すると値“１０００゛となり、こ
の値４１０００゛はノートコードＮＣ４〜ＮＣｌとして
用いられていない。

しかし、このときはアンド回路Ａ８６のアンド条件が成
立し、値゛１゛を加算結果“１０００゛に加算すること
により、ノートＧを表わすノートコードＮＣ４〜ＮＣｌ
゜“１００『゛に変換する。このようにして加算結果が
ノートコードＮＣ４〜ＮＣｌとして用いられていないコ
ード又はコード“１１００゛になつたときには適宜値゜
“１゛が加算され、数値補正が行なわれる。また加算器
１２−１〜１２−４の加算結果が゜“１１１ｒ゛を超え
たときに加算器１２−４から発生されるキヤリイ信号は
前述したアンド回路Ａ８５の出力゜゜１゛により動作可
能となつているアンド回路Ａ９ｌを介して加算器１２−
５に加えられる。

従音形成用データＳＤｌ〜ＳＤ５のうち信号ＳＤ５はノ
ア回路ＮＲ７、オア回路０Ｒ７３を介して夫々加算器１
２−５，１２−６の入力Ａに加えられる。

信号ＳＤ５は１オクターブの音程を示すものであり、信
号ＳＤ５が゛１゛のときにはディレィフリップフロップ
ＤＦ４４〜ＤＦ４６から発生されるオクターブデータ？
〜式を１オクターブ高める。信号ＳＤ５が“Ｏ゛である
とキーコードレジスタ９−５，９−６からのオクターブ
コード０Ｃ１，０Ｃ２によつて加算器１２−５，１２−
６の入力Ａには夫々信号゜“１゛゛，゛０゛が加わり、
ディレィフリップフロップＤＦ４４〜ＤＦ４６からは第
１オクターブを示すオクターブデータＢ１〜Ｂ４が発生
される。しかし、この状態でＳＤ５が゜゜１゛となると
加算器１２−５，１２−６の入力Ａには夫々信号゜“０
゛，“１゛が加わり、ディレィフリップフロップＤＦ４
４〜ＤＦ４６からは１オクターブ高い第２オクターブを
示すオクターブデータ八〜Ｂ３が発生される。下鍵盤て
押圧され鍵の音によつて所定のコードが成立した後、押
鍵変更によりコードが成立しなくなつた場合はこのコー
ドの不成立前に成立して・いたコードの根音が再び用い
られる。

下鍵盤で押圧された鍵の音が所定のコードを形成すると
前述のようにして制御信号形成回路１１のアンド回路Ａ
３７（第８図）のアンド条件が成立し、信号゜“１゛が
オア回路３９を介してメモリ３９に加え−られ、メモリ
３９に信号゜“１゛が記憶される。下鍵盤で押圧された
鍵が押鍵変更され、コードが成立しなくなると、ノンコ
ード信号メモリ３６（第９図）の出力ＮＣＨは“１゛と
なり、この信号゜゜１゛は制御信号形成回路１１（第８
図）のアンフド回路Ａ３２に加えられる。アンド回路Ａ
３２の他の入力にはコード検出信号メモリ３７の出力Ｃ
ｌ（１１をインバータ１２３て反転した信号及びメモリ
３９の出力が加えられている。従つてアンド回路Ａ３２
は動作可能となり信号゜゜１゛をアンド回路Ａ４ｌに加
える。これにより、信号ＴＴＰのタイミングでアンド回
路Ａ４ｌは信号″ｒ′を出力し、この信号゛１゛はオア
回路０Ｒ４１，オア回路０Ｒ５７を介しディレィフリッ
プフロップＤＦ３２に加えられる。ディレィフリップフ
ロップＤＦ３２の出力は自動ベースコード用データ選択
信号層（１）としてアンド回路Ａ８５（第１１図）に加
えられ、前述と同様にして従音形成動作が行なわれる。
なお、信号ＡＩＴの最後の４８μｓの間になるとアンド
回路Ａ４Ｏのアンド条件が成立し、信号“゜１゛がノア
回路ＮＲ８を介してメモリ３９のアンド回路Ａ７６に加
えられ、メモリ３９に記憶された信号はクリアされる。

またメモリ３９のアンド回路Ａ７６には、ファンクショ
ンデータメモリ６−１〜６−３（第１０図）の各アンド
回路Ａ６２の出力信号と、各ディレィフリップフロップ
ＤＦ２５の出力を夫々インバータ１３４，１３５，１３
６で反転した信号との夫々のアンド条件をとつたアンド
回路Ａ６３，Ａ６４，Ａ６５の各出力がノア回路ＮＰ２
，ライン３６を介して加えられている。従つて、シング
ルフィンガー機能を選択するファンクションスイッチあ
るいはフィンガーコード機能を選択するファンクション
スイッチあるいはカスタム機能を選択するファンクショ
ンスイッチの投入時にもメモリ３９はクリアされるよう
になつている。メモリ機能を選択するファンクションス
イッチが投入されファンクションデータメモリ６−４（
第１０図）に信号Ｍが記憶されていると、この信号はア
ンド回路Ａ６６に加えられている。

アンド回路Ａ６６の他の入力にはファンクションデータ
メモリ６−５の出力てあるコンスタント機能が選択され
ていることを示す信号ＣＯＮ及びシフトレジスタ５４（
第１２図）からのリズムがオンしていることを示す信号
ＲＨＹが加わるオア回路０Ｒ５２の出力と、前述したノ
ア回路ＮＲ２の出力が加えられている。従つてアンド回
路Ａ６６はコンスタント機能が選択されているかあるい
はリズムがオンしているという条件で動作可能となり、
メモリ信号ＭＭを出力する。この信号ＭＭはメモリ３８
（第８図）の信号保持用アンド回路Ａ７５に加えられる
。ところてメモリ３８にはオア回路０Ｒ３８の出力であ
る根音ロード信号ＬＫＮが加えられており、この信号Ｌ
ＫＮはオア回路０Ｒ５９を介してディレィフリップフロ
ップＤＦ３４に加えられる。従つて、メモリ信号ＭＭが
生じているときには根音ロード信号ＬＫＮが出力される
とメモリ３６に信号“゜１゛が記憶される。メモリ３８
の出力Ｍ″はアンド回路Ａ４２に加えられる。

アンド回路Ａ４２の他の入力にはノンコード信号メモリ
３６の出力ＮＣＨをインバータ１２２で反転した信号が
加えられており、アンド回路Ａ４２の条件を論理式で示
すと、となる。

従つて離鍵後においてアンド回路Ａ４２は動作可能とな
り、信号゜“１゛をオア回路０Ｒ４１、オア回路０Ｒ５
７を介してディレィフリップフロップＤＦ３２に加え、
自動ベースコード用データ選択信号ＡＫＤを発生させる
。

すなわちメモリ機能を選択するファンクションスイッチ
を投入すれば、下鍵盤の鍵を離鍵した後においても離鍵
前に押圧されていた鍵の音に基づいて検出された根音に
従つて自動ベースコード用キーコードデータが発生され
る。なお、下鍵盤て押圧されている鍵が離鍵あるいは押
鍵変更され、根音が変化する際には次のようにして従音
形成用データＳＤｌ〜ＳＤ５の発生がインヒビツトされ
るようになつている。

すなわち、キーコードレジスタ９−１〜９−４（第１１
図）の各ディレィフリップフロップＤＦ３７のデータ入
力に加わる信号及び出力信号は夫々排他オア回路゛ＥＲ
ｌ〜ＥＲ４に加えられ、排他オア回路ＥＲｌ〜ＥＲ４の
出力はオア回路０Ｒ６３を介し第１２図のオア回路０Ｒ
７６に加わり、オア回路０Ｒ７６の出力はインバータ１
４７で反転され、アンド回路Ａｌ２２に加えられる。従
つてキーコードレジスタ９−１〜９−４ディレィフリッ
プフロップＤＦ３７に加わる信号が変化すると排他オア
回路ＥＲｌ〜ＥＲ４のいずれかの出力が゜“１゛となり
、これによつてアンド回路Ａｌ２２が下動作となつて従
音形成用データＳＤｌ〜ＳＤ５の発生がインヒビツト”
される。またオア回路０Ｒ６３にはファンクションデー
タメモリ６−５（第１０図）に記憶されたコンスタント
機能を選択する信号ＣＯＮ及び前述した自動ベースコー
ド用データ選択信号ＡＫＤをインバ−タ１４２で反転し
た信号が加えられており、コンスタント機能が選択され
ている場合あるいは自動ベースコード用データ選択信号
ＡＫＤが発生されていない場合にも同様にして従音形成
用データＳＤｌ〜ＳＤ５の発生がインヒビツトされる。

カスタム機能が選択された場合のキーコードデータの発
生カスタム機能が選択された場合は下鍵盤て押圧された
複数の鍵の音に基づいて自動コード演奏が行なわれ、ペ
ダル鍵盤で押圧された単一の鍵の音に基づいて自動ベー
スコード演奏が行なわれる。

すなわち自動コード演奏を行うためのキーコードデータ
はフィンガーコード機能が選択された場合と同様にして
実際に押圧された下鍵盤のキースイッチからの信号に応
じて発生される。しかし、自動ベース演奏を行うための
キーコードデータはペダル鍵盤で押圧された単一の鍵の
音を根音とし、下鍵盤て押鍵された複数の音の形成する
コードの種類に応じて次のようにして発生される。ブロ
ック検出回路２（第４図）でペダル鍵盤のキースイッチ
を含むブロックＰが抽出され、デコーダ１０（第８図）
のアンド回路Ａ２６から信号ＰＴが出力されると、この
信号はアンド回路Ａ３５、オア回路０Ｒ３８を介し、根
音ロード信号ＬＫＮとしてキーコードレジスタ９−１〜
９−４に加えられ、ペダル鍵盤で押圧された鍵のノート
を示すノートコード信号ＮＣｌ〜ＮＣ４が根音としてキ
ーコードレジスタ９−１〜９−４の各ディレィフリップ
フロップＤＦ３７に読み込まれる。

また下鍵盤て押圧されている鍵の音が所定のコードを形
成していると、コード検出回路５（第９図）からその検
出コードの種類に応じて信号Ｄｒ，Ｄｍ，Ｄｄが発出さ
れる。この信号Ｄｒ，Ｄｍ，Ｄｄは従音形成用データ発
生回路１３（第１２図）の対応するコードメモリ５５−
１〜５５−３に記憶される。従音形成用データＳＤｌ〜
ＳＤ５は従音形成用データ発生回路１３（第１３図）に
おいてコードメモリ５５−１〜５５−３に記憶されたコ
ードの種類を表わす信号Ｄｒ，Ｄｍ，Ｄｄ及びシフトレ
ジスタ５４から出力されるベースパターン信号Ｔｌ，Ｔ
２，Ｔ４，Ｔ８に応じて発生され、この従音形成用デー
タＳＤｌ〜ＳＤ５は加算器１２−１〜１２−６（第１１
図）に加えられ、キーコードレジスタ９−１〜９−４に
読み込まれた根音に基づき所望の従音の形成が行なわれ
る。

なおこの動作はフィンガーコード機能が選択された場合
と全く同様である。またメモリ機能が選択されたオア回
路Ａ６６（第１０図）からメモリ信号ＭＭが発生されて
いるときにはペダル鍵盤て押圧している鍵を離鍵しても
、離鍵以前にペダル鍵盤で押鍵されていた音を根音とし
てキーコードデータＫＣが発生されるようになつている
。ペダル鍵盤である鍵が押圧されると、アンド回路Ａ３
５（第８図）のアンド条件が成立し、その鍵のノートを
示すノートコードＮＣ４〜ＮＣｌが根音としてキーコー
ドレジスタ９−１〜９−４のディレィフリップフロップ
ＤＦ３７に読み込まれるとともにアンド回路Ａ３５の出
力６゜１゛はオア回路０Ｒ３９を介し、メモリ３９に加
えられ、メモリ３９に信号゜゜１゛が記憶される。また
メモリ信号Ｍが発生されていると、アンド回路Ａ３５の
アンド条件が成立し、オア回路０Ｒ３８から根音ロード
信号ＬＫＮが出力されると同時にメモリ３８に信号“１
゛が記憶される。ところで信号ＡＩＴの最後の４８μｓ
になるとアンド回路Ａ３９のアンド条件が成立し、信号
゜“１゛がノア回路ＮＲ８て反転され、メモリ３９のア
ンド回路Ａ７６に加えられ、メモリ３９の記憶はクリア
されるようになつている。

従つてペダル鍵盤て押圧されていた鍵が離鍵されると、
メモリ３９の出力ぱ゜０゛になり、この信号はインバー
タＩ２ｌて反転されアンド回路Ａ４３に加えられる。ア
ンド回路Ａ４３の他の入力にはメモリ３８の出力信号Ｍ
″及び信号ＴＴＰ及び信号ＣＡ及ひ信号ＡＩＴが加えら
れており、アンド回路Ａ４３の条件を論理式で示すとと
なる。

なお信号Ｏ″はメモリ３９の出力を反転した信号である
。従つてこのときアンド回路Ａ４３のアンド条件は成立
し、信号゜゜１゛をオア回路０Ｒ４１，０Ｒ５７を介し
てディレィフリップフロップＤＦ３２に加える。

これによりディレィフリップフロップＤＦ３２から自動
ベースコード用データ選択信号ＡＫＤが出力され、離鍵
前に押圧されていたペダル鍵盤の鍵の音を根音とし、前
述と同様にして従音形成動作が行なわれる。シングルフ
ィンガー機能が選択された場合のキーコードデータの発
生シングルフィンガー機能が選択された場合は、下鍵盤
で押鍵された単一の音に基づいて自動コード演奏をする
ためのコード音を示すキーコードデータ及び自動ベース
演奏をするためのベース音を示すキーコードデータが発
生される。

そこでシングルフィンガー機能による自動ベースコード
演奏においては下鍵盤で押圧される鍵は上述のように単
一であるのでコードの種類を検出することができない。

そこでペダル鍵盤の白鍵あるいは黒鍵を押圧することに
よりコードの種類を指定するようになつている。すなわ
ちペダル鍵盤で白鍵が押圧されると短７度音程Ｔの音を
含むコード（セブンスコード）が指定され、黒鍵が押圧
されると短３度音程３５の音を含むコード（マイナコー
ド）が指定され、白鍵及び黒鍵のいずれもが押圧されな
いとメージヤコードが指定される。ペダル鍵盤で白鍵又
は黒鍵が押圧されると、デコーダ１０（第８図）のアン
ド回路Ａ２６から信号ＰＴが出力される。

この信号ＰＴはアンド回路Ａ３３に加えられる。アンド
回路Ａ３３の他の入力にはシングルフィンガー機能が選
択されていることを示す信号ＳＦが加えられている。従
つてこのときアンド回路Ａ３３は動作可能となり、信号
ＰＴ−ＳＦをコード検出回路５（第９図）のアンド回路
Ａ５６，Ａ５７に加える。アンド回路Ａ５６の他の入力
には白鍵のキースイッチに対応するノート検出回路４の
出力ライン２１，２３，２５，２６，２８，３０，３２
，３３の信号がオア回路０Ｒ４６を介して加えられてお
り、一方アンド回路Ａ５７の他の入力には黒鍵のキース
イッチに対応するノート検出回路４の出力ライン２２，
２４，２７，２９，３１の信号がオア回路０Ｒ４７を介
して加えられている。従つて、ペダル鍵盤で白鍵が押圧
されたときにはアンド回路Ａ５６のアンド条件が成立し
、信号゜“１゛をオア回路０Ｒ４８を介し、セブンス検
出信号Ｄ７として出力する。またペダル鍵盤で黒鍵が押
圧されたときにはアンド回路Ａ５７のアンド条件が成立
し、信号“１゛をオア回路０Ｒ４９を介し、マイナ検出
信号Ｄｍとして出力する。セブンス検出信号Ｄ７及びマ
イナ検出信号Ｄｍは夫々第１２図に示すコードメモリ５
５−１，５５一２に加えられ、記憶される。

なお、ペダル鍵盤で白鍵又は黒鍵のいずれもが押圧され
ていないときには、アンド回路Ａ５６，Ａ５７のアンド
条件は成立せず、コードメモリ５５−１，５５−２には
信号が記憶されない。

このときはメージヤコードが指定されたことを意味する
。またコード検出回路５（第９図）からノンコード信号
ＮＣが出力されると、制御信号形成回路１１（第８図）
のアンド回路Ａ３８のアンド条件が成立し、オア回路０
Ｒ３８から根音ロード信号ＬＫＮが出力され、キーコー
ドレジスタ９−１〜９−４（第１１図）の各ディレィフ
リップフロップＤＦ３７に下鍵盤て押圧されている単一
の鍵のノートを示すノートコードＮＣｌ〜ＮＣ４が根音
を示す信号として読み込まれる。

シングルフィンガー機能が選択された場合の自動ベース
演奏用キーコードデータは、従音形成用データ発生回路
１３（第１２図）においてコードメモリ５５−１〜５５
−２の出力信号及びシフトレジスタ５４からのベースパ
ターン信号Ｔｌ，Ｔ２，Ｔ４，Ｔ８に応じて発生される
従音形成用データＳＤｌ〜ＳＤ５を加算器１２−１〜１
２−５（第１１図）に加え、キーコードレジスタ９−１
〜９−４に記憶された根音を示すノートコードＮＣｌ〜
ＮＣ，を加工することによつて発生される。

なおこのときの従音形成用データ発生回路１３及び加算
器１２−１〜１２−６の詳細な動作は前述したフィンガ
ーコード機能が選択された場合及びカスタム機能が選択
された場合と同様である。ただし、このシングルフィン
ガー機能が選択された場合にはデミニツシユコードを示
す信号Ｄｄは用いられていない。またシングルフィンガ
ー機能が選択された楊合は、下鍵盤で単一の鍵のみしか
押圧されないので押圧された鍵のキースイッチからの信
号に基づいては自動コード演奏用のキーコードデータを
発生することができない。

従つて、シングルフィンガー機能が選択された場合にお
いては、自動コード演奏用のキーコードデータも従音形
成データ発生回路１３（第１２図）から発生される従音
形成用データＳＤｌ〜ＳＤ４によつて根音を加工するこ
とによつて発生される。シングルフィンガー機能が選択
されていることを示すファンクションデータメモリ６−
１（第１０図）からの信号ＳＦは第１２図のアンド回路
Ａ９６に加えられる。

アンド回路Ａ９６の他の入力には前述したディレィフリ
ップフロップＤＦ３２（第８図）の出力信号である自動
ベースコード用データ選択信号ＡＫＤが加えられている
。従つてディレィフリップフロップＤＦ３２から自動ベ
ースコード用データ選択信号が出力されるとアンド回路
Ａ９６は動作可能となり、信号“１゛をシフトレジスタ
５８に加える。シフトレジスタ５８は１信号“１゛を順
次シフトし、出力ＱＡ−ＱＯから順次゜“１゛が出力さ
れる。自動コード演奏用のキーコードデータを形成する
ための従音形成用データＳＤｌ〜ＳＤ５はシフトレジス
タ５８の出力及びコードメモリ５５−１，５５−２に記
憶された信号に応じて発生される。

例えばコードメモリ５５−１に信号４６ｒ２が記憶され
、セブンスコードが指定されている場合は、シフトレジ
スタ５８の出力ＱＡから信号゜゛１゛が出力されている
ときは完全１度を示す従二音形成用データＳＤ４〜ＳＤ
，“００００゛が発生され、シフトレジスタ５８の出力
ＱＢから信号゜“１゛が出力されているときはアンド回
路Ａ９９が動作可能となり長３度音程を示す従音形成用
データＳＤ４〜ＳＤｌ゜“０１０『゛が発生され、シフ
トレジスタ５８の出力ＱＯから信号゜“１゛が出力され
ているときにはアンド回路Ａ９８が動作可能となり短７
度音程を示す従音形成用データＳＤ４〜ＳＤｌ“１１０
『゛が発生される。コードメモリ５５−１，５５−２の
いずれにも２信号“１゛が記憶されていず、メージヤコ
ードが指定されている場合及びコードメモリ５５−２に
信号“１゛が記憶され、メージヤコードが指定されてい
る場合及びコードメモリ５５−１に信号゜゜１゛が記憶
され、セブンスコードが指定されている場合の夫々の場
合に対し、シフトレジスタ５８の出力ＱＡ，ＱＢ，ＱＯ
とこれに応じて発生される従音形成用データＳＤｌ〜Ｓ
Ｄ４との関係を表に示すと第１俵〜第１俵のようになる
。

シフトレジスタ５８の出力ＱＡ−ＱＯから信号゜゜１゛
が出力されていると、オア回路０Ｒ７７から信号ＴＣＨ
が出力される。

この信号ＴＣＨは第１１図のオア回路０Ｒ６４を介しア
ンド回路Ａ８ｌ〜１８４に加えられ、各アンド回路Ａ８
ｌ〜Ａ８４を動作可能にし、キーコードレジスタ９−１
〜９一４に記憶されている根音を示すノートコードＮＣ
ｌ〜ＮＣ４を加算器１２−１〜１２−４の入力Ａに加え
る。加算器１２−１〜１２−４の入力Ｂには上記従音形
成用データＳＤｌ〜ＳＤ４が加えられており、根音を示
すノートコードＮＣｌ〜ＮＣ４とこの従音形成用データ
ＳＤｌ〜ＳＤ４を加算することにより自動コード演奏用
のノートを示すノートデータＮ１〜Ｎ，を形成し、これ
をディレィフリップフロップＤＦ４Ｏ〜ＤＦ４３を介し
て送出する。

なおこのときの詳細な動作は自動ベース演奏用キーコー
ドデー゜夕の形成と同様である。オア回路０Ｒ７７から
出力される信号ＴＣＨは第８図のオア回路０Ｒ２８に加
えられたコード音（下鍵盤の音）を示す信号Ｌを発生さ
せる。

またこの信号ＴＣＨは第１１図のノア回路ＮＲ７、オア
回路０Ｒ７３を夫々介し、加算器１２−５，１２−６の
夫々の入力Ａに加えられる。これにより加算器１２−５
の出力は“０゛となり、加算器１２一６の出力は“゜１
゛となつて第２オクターブを示すオクターブデータＢ１
〜Ｂ２がディレィフリップフロップＤＦ４４〜ＤＦ４６
から送出される。メモリ機能が選択された場合は、下鍵
盤で押圧されている鍵盤が離鍵されても離鍵前に押圧さ
れていた鍵の音を根音として自動コード演奏のためのコ
ード音を示すキーコードデータＫＣ及び自動ベース演奏
のためのベース音を示すキーコードデータＫＣが発生さ
れる。メモリ機能を選択するファンクションスイッチが
投入されているとアンド回路Ａ６６（第１０図）から出
力されるメモリ信号ＭＭはメモリ３８（第８図）のアン
ド回路Ａ７５に加えられる。従つてオア回路０Ｒ３８か
ら根音ロード信号ＬＫＮが出力されると同時にメモリ３
８に信号゜゜１゛が記憶される。メモリ３８の出力Ｍ″
はアンド回路Ａ４４に加えられる。アンド回路Ａ４４の
他の入力にはノンコード信号メモＩ几３６の出力ＮＣＨ
がインバータ１２２で反転した信号雨肝，信号１ＴＰ，
信号ＳＦ，信号ＡＩＴが加えられており、アンド回路Ａ
４４の条件を論理式で示すととなる。

従つてアンド回路Ａ４４のアンド条件は下鍵盤で押圧さ
れていた鍵の離鍵後において成立し、信号“１゛をオア
回路０Ｒ４１，０Ｒ５７を介してディレィフリップフロ
ップＤＦ３２に加える。

これによりディレィフリップフロップＤＦ３２は自動ベ
ースコード用データ選択信号ＡＫＤを出力し、離鍵前に
下鍵盤で押圧されていた鍵の音を根音とし、前述したよ
うにして、自動コード演奏のためのコード音を示すキー
コードデータ及び自動ベース演奏のためのベース音を示
すキーコードデータが発生される。コード音発音タイミ
ング信号等の発生 コード音発音タイミング信号ＣＧはコード音（下鍵盤音
）の発音タイミング（刻むタイミング）を与えるもので
あり、シフトレジスタ５４（第１２図）から出力される
信号Ｔｃに基づいて発生される。

シフトレジスタ５４から出力される信号Ｔ。はアンド回
路Ａｌｌ７に加えられる。アンド回路Ａｌｌ７の他の入
力にはオア回路０Ｒ５３（第１０図）の出力てある自動
ベースコード選択信号ＡＢＣが加えられている。この信
号Ｍ℃はシングルフィンガー機能を選択する信号ＳＦあ
るいはフィンガーコード機能を選択する信号ＦＣあるい
はカスタム機能を選択する信号ＣＡのいずれかが生じて
いるとき、すなわちいずれかの自動ベースコード機能が
選択されているとき“゜１゛となる信号である。従つて
いずれかの自動ベースコード機能が選択されているとき
アンド回路Ａｌｌ７は動作可能となり、信号ＴＣをアン
ド回路Ａｌｌ７を介し、コード音発音タイミング信号Ｃ
Ｇとして出力する。ノーマルゲート信号ＮＧは自動ベー
スコード演奏時と、通常の演奏時とて楽音のレベルを補
正するためのものである。

下鍵盤て鍵が押圧された場合、あるいはシングルフィン
ガー機能、フィンガーコード機能、カスタム機能のいず
れの自動ベースコード機能も選択されていないときペダ
ル鍵盤の鍵が押圧された場合、あるいはカスタム機能が
選択されているときてペダル鍵盤の鍵が押圧された場合
はオア回路０Ｒ３７（第８図）から信号゜“１゛が出力
されメモリ３７に加えられる。メモリ３７はこの信号゜
“１゛をオア回路０Ｒ５８を介してディレィフリップフ
ロップＤＦ３３に加え、このディレィフリップフロップ
ＤＦ３の出力をアンド回路Ａ７４、オア回路０Ｒ５８を
介して入力にフィードバックして信号“１゛を記憶する
。メモリ３７の出力はキーオン信号ＫＯＮとして・アン
ド回路Ａｌｌ９（第１２図）に加えられる。アンド回路
Ａｌｌ９の他の入力にはシフトレジスタ５４から出力さ
れるベースパターン信号Ｔ８，Ｔ４，Ｔ２，Ｔｌが゜゜
１１１Ｆ゛とのとき（リズムが選択されていないことを
示す。）動作可能となるアンド回路Ａｌｌ６の出力及び
コンスタント信号ＣＯＮ及び信号ＡＢＣをインバータ１
４８て反転した信号がオア回路０Ｒ９０を介して加えら
れている。従つてアンド回路Ａｌｌ６の出力コンスタン
ト・信号ＣＯＮｌインバータ１４８の出力のいずれかが
“１゛のときアンド回路Ａｌｌ９は動作可能となり信号
゜゜１゛がオア回路９１を介してディレィフリップフロ
ップＤＦ５Ｏに加えられる。

ディレィフリップフロップＤＦ５Ｏの出力はアンド回路
Ａｌｌ８、オア回路０Ｒ９１を介して入力にフィードバ
ックされており、アンド回路Ａｌｌ８の他の入力にはオ
ア回路０Ｒ９０の出力が加えられている。これによりオ
ア回路０Ｒ９０の出が“゜１゛であるかぎり、ディレィ
フリップフロップＤＦ５Ｏに加えられた信号は保持され
る。このディレィフリップフロップＤＦ５Ｏの出力信号
ＮＧはインバータ１５９て反転され、信号禰として端子
ＴＮＣから出力される。なおキーオン信号ＫＯＮを出力
するメモリ３７（第８図）のアンド回路Ａ７４にはディ
レィフリップフロップＤＦ３Ｏの出力信号ＬＦＩをイン
バータ１６２で反転した信号が加えられており、メモリ
３７に記憶された信号は信号ＬＦＩが生じる毎にクリア
される。

またコンスタント信号ＣＯＮが生じているとき信号Ｔ。

がシフトレジスタ５４から出力されるとアンド回路Ａｌ
ｌ５が動作可能となり従音形成用データＳＤ５を“１゛
とし、発生されるキーコードデータＫＣは１オクターブ
高められる。またベースパターン信号Ｔ３が゛１゛のと
き信号Ｔ。が生じた場合はアンド回路Ａｌｌ４が動作可
能となる。この場合も従音形成用データＳＤ５ぱ“１゛
となつて発生されるキーコードデータＫＣは１オクター
ブ高められる。コンスタント信号ＣＯＮ及びアンド回路
Ａｌｌ６の出力はオア回路０Ｒ８９を介し信号ＣＯＮ″
として送出される。

この信号ＣＯＮ″はコード音を前述したコード音発音タ
イミング信号ＣＧで刻まないて持続的に発音させるため
に用いられる。（この発明による効果の説明） 以上説明したようにこの発明によればキーコードテータ
発生回路を簡略化することができ、また入出力端子の数
も大幅に減少させることができるのて大規模な集積回路
化を可能にし、コストタウンをはかることができる。

【図面の簡単な説明】

第１図はこの発明のキーコードデータ発生装置の概略を
示すブロック図、第２図は以下の図面に示す回路に用い
られる記号の説明図、第３図はキースイッチ及びファン
クションスイッチの結線の１例を示す回路図、第４図〜
第６図及び第８図〜第１２図はこの発明のキーコード発
生装置の一実施例を示す詳細回路図てあり、第４図はブ
ロック検出回路、第５図はノート検出回路、第６図はス
テートコントロール回路、第８図は制御信号形成回路、
第９図はコード検出回路、第１０図はファンクションデ
ータメモリ及びファンクションデータ転送回路、第１１
図はキーコードレジスタ及びキーコード加工回路、第１
２図は従音形成用データ発生回路を主しして示す回路図
、第７図はブロック検出回路及びノート検出回路の動作
を説明するタイミングチャート、第１３図はファンクシ
ョンデータ転送回路の動作を説明するタイミングチャー
ト、第１４図はコート検出回路の動作を説明するタイミ
ングチャートである。 １・・・キースイッチ及びフアンクシヨンスイツ．チ、
２・・・ブロック検出回路、３・・・ステートコントロ
ール回路、４・・・ノート検出回路、５・・・コード検
出回路、６・・・ファンクションデータメモリ、７・・
・ファンクションデータ転送回路、８・・・種類別コー
ドレジスタ、９・・・キーコードレジスタ、１０・・・
デノコーダ、１１・・・制御信号形成回路、１２・・・
キーコード加工回路、１３・・・従音形成用データ発生
回路。

Claims (1)

【特許請求の範囲】
1. １ 複数のキースイッチのうち動作しているキースイッ
   チを検出し、この検出したキースイッチのノートおよび
   オクターブを示す音名信号を順次出力するとともに、所
   定の自動伴奏処理時間において全てのノートを示す信号
   を順次出力するキースイッチ検出手段と、このキースイ
   ッチ検出手段から出力されるノートおよびオクターブ信
   号のうち予め設定された伴奏用鍵域に属するキースイッ
   チに対応するノート信号のみを記憶するともに、この記
   憶したノート信号を前記自動伴奏処理時間において前記
   キースイッチ検出手段から出力されるノート信号に同期
   して循環シフトし、上記記憶したノート信号の組合せ状
   態から該伴奏用鍵域で押圧された鍵によつて形成される
   和音種類を検出し、該和音種類の検出タイミングにおい
   て前記キースイッチ検出手段から出力されているノート
   信号にもとづき該和音種類の根音を検出するコード検出
   手段と、このコード検出手段で検出された前記和音種類
   および根音にもとづき自動伴奏用キーコードデータを形
   成する手段と、を具えるキーコードデータ発生装置。