JPS623959B2 - - Google Patents

Description

【発明の詳細な説明】

この発明は自動ベースコード演奏機能を具えた
電子楽器に関し、特にコード演奏用鍵盤で押圧さ
れた鍵によつて所定のコードが成立しなくても自
動ベースコード演奏が行われるようにした電子楽
器に関する。 （従来技術の説明） 従来、自動ベースコード演奏機能を有する電子
楽器としては例えば特願昭51−100354号（特開昭
53−26113号公報）、発明の名称「電子楽器」等が
提案されている。これらの電子楽器における自動
ベースコード演奏機能としては大別して次の３種
類がある。すなわちコード演奏用鍵盤（下鍵盤）
で複数の鍵をコード形式で押圧し、その押圧した
鍵の音をコード音として自動演奏するとともに、
その押圧した鍵からコードの根音およびコードの
種類を検出し、この検出した根音およびコードの
種類に応じてベース音を自動演奏する機能（以下
これをフインガコード機能という）、コード演奏
用鍵盤で複数の鍵をコード形式で押圧し、その押
圧した鍵の音をコード音として自動演奏するとと
もに、根音指定用鍵盤（ペダル鍵盤）で押圧され
た鍵の音を根音として前記コード演奏用鍵盤で押
圧された鍵によつて示されるコードの種類に応じ
てベース音を自動演奏する機能（以下これをカス
タム機能という）及びコード音演奏用鍵盤で根音
に相当する単一の鍵を押圧し、コードの種類を別
途適宜の手段によつて指定してやることにより複
数のコード構成音からなるコード音を自動演奏す
るとともにベース音を自動演奏する機能（以下こ
れをシングルフインガ機能という）である。 ところで従来の自動ベースコード演奏機能を有
する電子楽器においてフインガコード機能あるい
はカスタム機能が選択されている場合、コード音
演奏用鍵盤で押圧された鍵によつて所定のコード
が成立しないときにはコードの種類を指定するこ
とができないのでコード音の自動演奏は行われる
がベース音の自動演奏は一時停止されるようにな
つている。例えばコード音演奏用鍵盤で３鍵を押
圧し、この３鍵の音程関係がいずれのコード形成
にも該当しないと、ベース音の自動演奏は一時停
止される。しかしコード演奏用鍵盤で所定のコー
ド形式に従つて鍵を押圧することは必ずしも容易
なことではない。特に初心者においては押鍵を誤
り、押圧した鍵が所定のコード形式とならないこ
とがある。この場合、従来の電子楽器ではベース
音が一時停止されることになり、これによつて演
奏の種類によつては致命的なものとなりかねな
い。またこのことはメモリ機能（コード演奏用鍵
盤で押圧されている鍵を離鍵してもその離鍵前に
押圧されていた鍵に基づいて自動ベースコード演
奏を続行する機能）が選択されている場合に特に
顕著となる。例えばコード演奏用鍵盤で鍵を所定
のコード形成で押圧しようとしたのにもかかわら
ず押鍵を誤りコードが成立せず、この状態でメモ
リ機能を選択し、コード演奏用鍵盤で押圧してい
る鍵を離鍵した場合は演奏者の意図に反してベー
ス音は全く自動演奏されないことになる。 （この発明の目的） この発明は上記実情に鑑みてなされたもので、
コード演奏用鍵盤で押圧された鍵が所定の音程関
係（コード）を形成していなくても所定のコード
（基本コード）に従つて自動伴奏演奏を行うよう
にし、演奏者の意図に反して自動伴奏が中断又は
中止されないようにした電子楽器を提供すること
を目的とする。 （この発明の概要説明） この発明ではコード検出回路によつてコード演
奏用鍵盤で押圧されている鍵によつて所定のコー
ドが成立しているか否かを検出し、コード成立時
にはそのコードの根音を示す信号およびコードの
種類を示す信号を出力し、コード不成立時には押
鍵音に対応した仮根音を示す信号を出力し、前記
コード検出回路からコードの根音を示す信号およ
びコードの種類を示す信号が出力されたときには
該根音および該コード種類に従つて自動伴奏演奏
用データを形成し、前記コード検出回路から仮根
音を示す信号が出力されたときには該仮根音およ
び予め設定された所定のコード種類（例えばメジ
ヤーコード）に従つて自動伴奏演奏用データを形
成するようにし、コード演奏用鍵盤で押圧された
鍵によつて所定のコードが成立しなくても所定の
コードに従つて自動伴奏演奏が続行されるように
なつている。 （実施例の説明） 以下、この発明の電子楽器を添付図面の一実施
例を参照して詳細に説明する。 実施例の全体構成説明 第１図はこの実施例の電子楽器の概要の理解を
容易にするために示したものである。キーコーダ
１００はキースイツチ及びフアンクシヨンスイツ
チ群１の各キースイツチ及びフアンクシヨンスイ
ツチの動作状態を検出し、動作キースイツチに対
応するキーコードデータ及び自動ベースコード演
奏用のキーコードデータを形成するものであり、
この発明は主としてこのキーコーダ１００の構成
に関係する。チヤンネルプロセツサ２００はこの
キーコーダ１００で形成されたキーコードデータ
を複数の発音チヤンネルのいずれかに割当てると
ともにアルペジオ音形成用のデータを発生するも
のである。なおこのチヤンネルプロセツサ２００
としては先に同出願人が提出した特願昭52−
93992号（特開昭54−28614号公報）、発明の名称
「電子楽器」に記載されたものを用いることがで
きる。制御データ記憶装置３００はキーコーダ１
００に加えるベースパターン及びチヤンネルプロ
セツサ２００に加えるアルペジオパターン等の制
御データを記憶するもので例えばリードオンリイ
メモリ（ROM）から構成される。デジタルトン
ジエネレータ４００はチヤンネルプロセツサ２０
０から送出されたデータに基づき種々の楽音信号
を発生するものである。なおこのデジタルトーン
ジエネレータ４００としては特願昭52−100966号
（特開昭54−34812号公報）、発明の名称「電子楽
器」に記載されたものを用いることができる。デ
ジタルトーンジエネレータ４００から発生された
楽音信号は音色形成用フイルタ回路５００で適宜
の音色を付加された後サウンドシステム６００か
ら発音される。なおこの実施例においてキーコー
ダ１００とチヤンネルプロセツサ２００を含む部
分と制御データ記憶装置３００の部分とデジタル
トーンジエネレータ４００の部分とは夫々ワンチ
ツプの集積回路から構成される。 第２図はキーコーダ１００の詳細をブロツク図
で示したものである。キースイツチ及びフアンク
シヨンスイツチ群１の各キースイツチ及びフアン
クシヨンスイツチは複数のブロツクに分けられる
とともに各ブロツク内のキースイツチはノート毎
に区分され、またフアンクシヨンスイツチは適宜
のノートに対応して区分され、この各ブロツク、
各ノートは夫々各ブロツク、各ノート毎にブロツ
ク配線bi、ノート配線ni（ｉ＝１、２……ｎ）で
共通接続される。いわばキースイツチ及びフアン
クシヨンスイツチをブロツク配線biを行とし、ノ
ート配線niを列とするマトリクス配線の行列間に
配列するように接続し、ブロツク配線biとノート
配線biの信号からオンしているキースイツチ及び
フアンクシヨンスイツチを特定できるようにした
ものである。このブロツク配線biはブロツク検出
回路２に接続され、ノート配線niはノート検出回
路４に接続される。ブロツク検出回路２はオンし
ているキースイツチ又はフアンクシヨンスイツチ
を含むブロツクを同時に検出し、この検出したブ
ロツクを順次抽出する。ノート検出回路４はブロ
ツク検出回路２による検出ブロツクの抽出に応じ
て当該ブロツク内のオンしているキースイツチの
ノート又はオンしているフアンクシヨンスイツチ
に対応するノートを検出し該ノートを示す信号を
出力する。ブロツク検出回路２による検出ブロツ
クの抽出は所定の優先順位に従つて行われる。す
なわちまずフアンクシヨンスイツチの含まれるブ
ロツクの抽出が行われ、続いてペダル鍵盤のキー
スイツチの含まれるブロツクの抽出、下鍵盤のキ
ースイツチが含まれるブロツクの抽出、上鍵盤の
キースイツチが含まれるブロツクの抽出が行わ
れ、この各ブロツクの抽出に応じて、ノート検出
回路４からオンしているキースイツチ又はフアン
クシヨンスイツチを示す信号が出力される。ブロ
ツク検出回路２において検出ブロツクの全ての抽
出が終るとブロツク検出回路２から自動ベースコ
ード制御信号APがノート検出回路４に加えら
れ、これによりノート検出回路４から各ノートを
示す信号が低音優先で出力される。この信号は後
に詳述する自動ベース演奏及び自動コード演奏に
おける根音の検出に用いられる。ノート検出回路
４から各ノートを示す信号が全て出力されると次
にブロツク検出回路２から自動アルペジオ制御信
号が出力され、詳述しないがこの信号が出力され
ている間にチヤンネルプロセツサ２００において
自動アルペジオ演奏のための処理が行われる。こ
のブロツク検出回路２及びノート検出回路４の動
作はステートコントロール回路３によつて制御さ
れる。 ブロツク検出回路２は各ブロツクの抽出に応じ
てフアンクシヨンスイツチの含まれるブロツクの
種類及びキースイツチの含まれるブロツクの種類
及び自動ベースコード制御信号APが出力されて
いるかどうかを示す種類別コードBCを出力し、
これを種類別コードレジスタ８に加え、一時保持
する。この保持した種類別コードBCはデコーダ
１０でデコードされ、制御信号形成回路１１に加
えられるとともに、その１部はチヤンネルプロセ
ツサ２００（第１図）に加えられる。制御信号形
成回路１１は後述するコード検出回路５及びフア
ンクシヨンデータメモリ６及びフアンクシヨンデ
ータ転送回路７及びキーコードレジスタ９を制御
する種々の制御信号を形成するものである。 またブロツク検出回路２からキースイツチを含
むブロツクの抽出毎に出力される信号をエンコー
ドしたオクターブコードOC及びノート検出回路
の出力をエンコードしたノートコードNCはキー
コードレジスタ９に加えられる。 ところでブロツク検出回路２の抽出は前述した
ようにフアンクシヨンスイツチを含むブロツクを
最優先としており、ノート検出回路４からはまず
オンしているフアンクシヨンスイツチを示す信号
が順次パラレルに出力される。この信号はコード
検出回路５を介してフアンクシヨンデータメモリ
６及びフアンクシヨンデータ転送回路７に加えら
れる。ここでフアンクシヨンデータメモリ６はこ
の回路内（このチツプ内）で使用するフアンクシ
ヨンデータを記憶するものであり、このチツプ内
で使用しないデータはフアンクシヨンデータ転送
回路７に加えられる。フアンクシヨンデータ転送
回路７は例えばシフトレジスタからなり、入力さ
れるパラレルフアンクシヨンデータをシリアルな
データに変換して制御データ記憶装置３００（第
１図）に送出する。 ブロツク検出回路２は続いてペダル鍵盤のキー
スイツチを含むブロツク、下鍵盤のキースイツチ
を含むブロツク、上鍵盤のキースイツチを含むブ
ロツクの順に抽出しその抽出に応じてブロツク検
出回路２からはオクターブコードOCが出力さ
れ、ノート検出回路４からはノートコードNCが
出力される。これらのオクターブコードOC及び
ノートコードNCはキーコードKCとしてキーコー
ドレジスタ９で一時記憶された後キーコード加工
回路１２を介してチヤンネルプロセツサ２００
（第１図）に送られる。なおこのときキーコード
加工回路１２は動作せず、キーコードレジスタ９
に一時記憶されたキーコードKCはそのままチヤ
ンネルプロセツサ２００に送られる。 コード検出回路５はコード演奏用鍵盤（下鍵
盤）で押圧されている鍵の音の音程関係からその
鍵の音によつて形成されるコード（和音）を検出
するものである。コード検出回路５は各ノートに
対応する記憶位置を有しており、ブロツク検出回
路２において下鍵盤の鍵に対応するキースイツチ
を含むブロツクが抽出され、ノート検出回路４か
らオンしている下鍵盤のキースイツチに対応する
ノートを示す信号が出力されると、この信号を制
御信号形成回路１１から加えられるロード信号
LLに応じて対応する記憶位置に読み込む。 ブロツク検出回路２によるフアンクシヨンスイ
ツチ及びキースイツチを含むブロツクの抽出が全
て終り、ブロツク検出回路２に設けられた自動ベ
ースコード処理用の記憶位置（ブロツク）が抽出
されると、制御信号形成回路１１からコード検出
回路５にシフト信号SLが加えられ、コード検出
回路５の各記憶位置に読み込まれた押圧されてい
る下鍵盤の鍵のノートを示す信号を高音側から低
音側に順次シフトさせる。このときコード検出回
路５の最終段の記憶位置にある信号に対する他の
記憶位置の信号の音程関係から押圧鍵の音が所定
のコードを形成しているかを検出する。そして、
このコードの成立が検出された時点における最終
段の記憶位置に対応する信号がこのコードにおけ
る根音とされる。 ところで前述したように自動ベースコード処理
用の記憶位置が抽出されると、ノート検出回路４
の各記憶位置に信号“１”が記憶されるので、該
回路４からは各ノートに対応する信号が順次出力
される。この信号はコード検出回路５の各記憶位
置に読み込まれた信号のシフトと同期している。
従つて、コード検出回路５によつてコードの成立
が検出した時点においてノート検出回路４から出
力されるノートを示す信号は根音のノートを示す
信号にほかならない。キーコードレジスタ９は制
御信号形成回路１１からのロード信号に基づきこ
のときのノートコードNCを読み込み、これを根
音を示すノートコードとしてキーコード加工回路
１２に加える。 またコード検出回路５からは検出したコードの
種類を示すコード種類検出信号Ｄが発生され、こ
の信号Ｄはコードメモリ５５に加えられる。従音
形成用データ発生回路１３はコードメモリ５５に
記憶されたコード種類検出信号Ｄ及び前述した制
御データ記憶装置３００（第１図）からのベース
パターンを示す信号に基づいて所定の音程を表わ
す従音形成用データSDを順次発生する。ただし
コードメモリ５５に記憶がなされていない場合
は、従音形成用データ発生回路１３は基本コード
（メジヤーコード）に従つて従音形成用データSD
を発生するようになつている。 キーコードデータ加工回路１２はキーコードレ
ジスタ９から加えられる根音を表わすノートコー
ドNCを従音形成用データ発生回路１３から加え
られる従音形成用データSDに応じて順次加工
し、根音に対して所定の音程をもつ従音に相当す
るキーコードデータKCを順次作り出し、これを
チヤンネルプロセツサ２００に送出する。 各部の詳細説明 次に第２図に示したキーコーダ１００の各回路
の具体例及びその詳細を説明する。なお以下の回
路においては第３図に示すような図法が用いられ
る。すなわち、インバータは第３図ａ、アンド回
路は第３図ｂ，ｃ、オア回路は第３図ｄ，ｅ、排
他的オア回路は第３図ｆに示すような図法を採用
し、アンド回路あるいはオア回路において入力線
の数の少ない場合は第３図ｂ，ｄに示す通常の図
法を採用し、入力線の多い場合は第３図ｃ，ｅに
示すような図法を採用する。第３図ａ，ｅの図法
は、回路の入力側に１本の入力線をえがき、この
入力線と信号ラインを交又させ、回路に入力され
るべき信号のラインと入力線との交又点を丸印で
囲むようにしたものである。従つて第３図ｃの場
合、論理式で表わすとＱ＝Ａ・Ｂ・Ｄとなり、第
３図ｅの場合、論理式で表わすとＱ＝Ａ＋Ｂ＋Ｃ
となる。またデイレイフリツプフロツプは第３図
ｇ，ｈに示すような図法が採用される。デイレイ
フリツプフロツプにおいて、第３図ｇに示すよう
に特にクロツクパルスの表示のないものは全て周
期48μｓのクロツクパルス（詳しくは周期48μｓ
で互に逆相の２相クロツクパルスφ_A，φ_B）によ
つて動作し、第３図ｈに示すようにクロツクパル
スφ_１，φ_２の表示のあるものは全て周期１μｓ
で互に逆相の２相クロツクパルスφ_１，φ_２によ
つて動作するようになつている。 さて、この実施例の電子楽器は26種類のフアン
クシヨンスイツチ及び第０オクターブのＣ音C₀
から第１オクターブのＣ音C₁までの13鍵を有す
るペダル鍵盤及び第１オクターブのＣ音C₁から
第５オクターブのＣ音C₅までの49鍵を有する下
鍵盤及び第２オクターブのＣ音C₂から第６オク
ターブのＣ音C₆までの49鍵を有する上鍵盤を具
えており、ペダル鍵盤の各鍵に対応するキースイ
ツチはブロツクＰ、下鍵盤の各鍵に対応するキー
スイツチはオクターブ毎のブロツクL₁，L₂，
L₃，L₄、上鍵盤の各鍵に対応するキースイツチ
も同様にオクターブ毎のブロツクU₁，U₂，U₃，
U₄に夫々分けられる。この場合各フアンクシヨ
ンスイツチは各キースイツチのノートに適宜対応
して２つのブロツクF₁，F₂に分けられる。この
各フアンクシヨンスイツチ及び各キースイツチの
ブロツク分けの状態を表に表わすと第１表のよう
になる。

【表】

【表】 ここで記号SFはシングルフインガ機能、記号
FCはフインガコード機能、記号CAはカスタム機
能、記号Ｍはメモリ機能、すなわち下鍵盤の鍵の
押圧が解除されても解除する前に押圧されていた
鍵に基づき自動演奏を続行する機能、記号COM
はコンスタント機能、すなわちコード音及びベー
ス音を持続音とする機能、記号ECは２種類のエ
ンベロープ波形を切り換える機能、信号DCは発
音する音を急激に減衰させるダンプ機能、記号
FSはフツトスイツチ、記号UTは自動アルペジオ
演奏におけるアツプモードとターンモードとを切
り換える機能、記号FSSは前述したフツトスイツ
チでどの機能の制御を選択するかを決定するフツ
トスイツチセレクト機能、記号STは自動リズム
演奏をスタートさせるリズムスタート機能、記号
SSは自動リズム演奏と自動ベースコード演奏と
を同期してスタートさせるシンクロスタート機
能、記号RVは２種のリズムバリエーシヨンを切
り換える機能、記号R₁〜R₈は８種類のリズム、
例えばマーチ、ワルツ、スウング、スローロツ
ク、ジヤズロツク、ルンバ、ボサノバ、サンバを
選択する機能、記号BVは自動ベース演奏におけ
る２種類のベースバリエーシヨンを切り換える機
能、記号V₁，V₂は自動アルペジオ演奏における
アルペジオバリエーシヨンを選択する機能、記号
BEATは２種類のテンポを切り換える機能の夫々
を選択するフアンクシヨンスイツチに対応するも
のである。 また、記号Ｃ_L0〜C₄は各鍵盤のキースイツチに
対応するもので、例えば記号C₂#は第２オクタ
ーブのＣ#音のキースイツチに対応し、記号Ｃ_L
０，Ｃ_L1，Ｃ_L2は夫々第０オクターブ、第１オク
ターブ、第２オクターブのＣ音のキースイツチに
対応し、特に各鍵盤の最低音のキースイツチに対
応する。 このようにブロツク分けしたフアンクシヨンス
イツチおよびキースイツチの結線の一具体例を示
すと第４図のようになる。すなわちフアンクシヨ
ンスイツチ及びキースイツチの一方の端子（固定
接点側）は各ブロツクＦ１，Ｆ２，Ｐ，L₁〜
L₄，U₁〜U₄毎に共通接続され、ブロツク配線b₁
〜b₁₁を介して導出され、他方の端子（可動接点
側）はそれぞれダイオードＤを介して同一ノート
又はノートに対応して共通接続されノート配線n₁
〜n₁₃を介して導出される。ここで容量Cbはブロ
ツク配線b₁〜b₁₁の夫々の配線容量、容量Cnはノ
ート配線n₁〜n₁₃の夫々の配線容量であり、各フ
アンクシヨンスイツチ及びキースイツチの検出は
この夫々の配線容量Cb，Cnを積極的に利用して
行われる。 フアンクシヨンスイツチ及びキースイツチの検出 第５図はブロツク検出回路２の具体例、第６図
はノート検出回路４の具体例、第７図はブロツク
検出回路２及びノート検出回路４の検出動作を制
御するステートコントロール回路３の具体例を示
したものである。 第５図において、ブロツク検出回路２は各ブロ
ツクＦ１，Ｆ２，Ｐ，L₁〜L₄，U₁〜U₄に対応す
る検出回路１４−１〜１４−１１及び自動ベース
コード処理用回路１５−１，１５−２及び自動ア
ルペジオ処理用回路１６を具えており、各検出回
路１４−１〜１４−１１の入力端子Ｔ_B1〜Ｔ_B11
には第４図に示したブロツク配線b₁〜b₁₁がそれ
ぞれ接続される。 また第６図においてノート検出回路４は各ノー
トＣ_L〜Ｃに対応する検出回路１７−１〜１７−
１３を具えており、各検出回路１７−１〜１７−
３の入力端子Ｔ_N1〜Ｔ_N13には第４図に示したノ
ート配線n₁〜n₁₃がそれぞれ接続される。 なお、第５図において検出回路１４−１〜１４
−１１はブロツクF₁及びU₄に対応する回路１４
−１，１４−１１のみ詳細を図示したが、他のブ
ロツクＦ２，Ｐ，L₁〜L₄，U₁〜U₃に対応する回
路１４−２〜１４−１０も回路１４−１，１４−
１１と同一の構成であり、また第６図において検
出回路１７−１〜１７−１３はノートＣ_L及びＣ
に対応する回路１７−１及び１７−１３のみ詳細
を図示したが、他のノートＣ#〜Ｂに対応する回
路１７−２〜１７−１２は回路１７−１と同一の
構成である。ただし図示のようにノートＣに対応
する回路１７−１３のみ構成が若干異なる。また
第５図、第６図において検出回路１４−１〜１４
−１１，１７−１〜１７−１３の回路構成素子
（アンド回路、オア回路など）は夫々別体のもの
であるが動作機能が同一の素子に関しては説明の
便宜上ブロツクの種類あるいはノートの種類に無
関係に同一の符号で表わす。 第５図、第６図に示すブロツク検出回路２及び
ノート検出回路４は第７図に示すステートコント
ロール回路３によつて発生される４つのステート
S₀〜S₃の実行によつて制御される。このステート
コントロール回路３によつて今どのステートが実
行されているかはステートコントロール回路３の
デイレイフリツプフロツプDF６，DF７の出力信
号Q₁，Q₂の内容がこれを示している。すなわち
信号Q₁，Q₂の内容と動作ステートS₀〜S₃との関
係を示すと第２表のようになる。

【表】 第７図において、端子Ｔ_1Cに正のパルスである
イニシヤルクリア信号ICが加わると、この信号
“１”はインバータI₁₂で反転され、負のパルスと
なり、この信号“０”はアンド回路Ａ１７〜Ａ２
１に加えられる。このイニシヤルクリア信号IC
は例えば電源投入時等に発生されるようになつて
おり、この信号ICによつてシステム全体の回路
を一旦クリアするためのものである。従つて、イ
ニシヤルクリア信号ICによつてアンド回路Ａ１
７〜Ａ２１の出力は全て“０”となり、デイレイ
プリツプフロツプDF６，DF７の出力Q₁，Q₂は
ともに“０”となる。これによりデイレイフリツ
プフロツプDF６，DF７の出力Q₁，Q₂を夫々イ
ンバータI₁₃，I₁₄で反転した信号が加えられるア
ンド回路A₁₆からステートS₀を示す信号TT₀が出
力される。この信号TT₀はブロツク検出回路２の
各検出回路１４−１〜１４−１１のMOS型電界
効果トランジスタ（以下、単にトランジスタとい
う）TR１（第５図）のゲートに加えられ各トラ
ンジスタTR１を全てオンにし、端子Ｔ_B1〜Ｔ_B11
を介してブロツク配線b₁〜b₁₁の配線容量Cb（第
４図）を全て放電する。 アンド回路A₁₆の出力はオア回路OR２４を介し
てデイレイフリツプフロツプDF６に加わり、デ
イレイフリツプフロツプDF６の出力Q₁は次のク
ロツクパルスのタイミングで“１”に立上る。こ
のときデイレイフリツプフロツプDF７の出力Q₂
は依然と“０”となつている。これによりアンド
回路１７のアンド条件が成立し、ステートS₁を示
す信号TT₁が出力される。またこのときデイレイ
フリツプフロツプDF６の出力Q₁は信号TT₁＋
TT₃としてノート検出回路４の各検出回路１７−
１〜１７−１３のトランジスタTR４（第６図）
のゲートに加わり、各トランジスタTR₄を全てオ
ンして、電源VDDを夫々端子Ｔ_N1〜Ｔ_N13を介し
てノート配線n₁〜n₁₃に供給し、配線容量Cnを充
電する。このときオンしているキースイツチ又は
フアンクシヨンスイツチがあると、そのキースイ
ツチ又はフアンクシヨンスイツチを含むブロツク
のブロツク配線b₁〜ｂ_oの配線容量Cbはそのキー
スイツチ又はフアンクシヨンスイツチを介して充
電され、そのブロツク配線（b₁〜ｂ_oの１つまた
は複数）のみに信号“１”が生じる。この信号は
対応するブロツク検出回路２の入力端子Ｔ_B1〜Ｔ
_B11を介して対応する検出回路１４−１〜１４−
１１のアンド回路A₁に加えられる。アンド回路
A₁の他の入力には前記ステート制御回路３のア
ンド回路Ａ１７の出力であるステートS₁を示す信
号TT₁が加えられており、オンしているキースイ
ツチ又はフアンクシヨンスイツチを含むブロツク
に対応する検出回路のアンド回路Ａ１のみアンド
条件が成立し、信号“１”をオア回路OR１を介
してデイレイフリツプフロツプDF１に加える。
またステートS₁を示す信号TT₁は自動ベースコー
ド処理用回路１５−１，１５−２及び自動アルペ
ジオ処理用回路１６の各デイレイフリツプフロツ
プDF２〜DF４にも夫々オア回路OR３，OR５，
OR７を介して加えられる。 各検出回路１４−１〜１４−１１のデイレイフ
リツプフロツプDF１の出力はアンド回路Ａ２、
オア回路OR１を介してデータ入力にフイードバ
ツクされており、また自動ベースコード処理用回
路１５−１，１５−２及び自動アルペジオ処理回
路１６のデイレイフリツプフロツプDF２，DF
３，DF４の各出力は夫々、アンド回路Ａ６、オ
ア回路OR３及びアンド回路Ａ８、オア回路OR５
及びアンド回路Ａ１０、オア回路OR７を介して
各データ入力にフイードバツクされており、各デ
イレイフリツプフロツプDF１，DF２，DF３，
DF４は夫々記憶回路を形成している。従つてス
テートS₁においてオンしているオースイツチ又は
フアンクシヨンスイツチを含むブロツクに対応す
る検出回路のデイレイフリツプフロツプDF１に
は信号“１”が記憶される。しかし、オンしてい
るキースイツチ又はフアンクシヨンスイツチを全
く含まない他のブロツクに対応する検出回路のデ
イレイフリツプフロツプDF１には信号の記憶が
なされない。また自動ベースコード処理用回路１
５−１，１５−２のデイレイフリツプフロツプ
PF２，DF３及び自動アルペジオ処理用回路１６
のデイレイフリツプフロツプDF４には無条件で
信号“１”が記憶される。 各ブロツクに対応する検出回路１４−１〜１４
−１１の各オア回路OR１及び自動ベースコード
処理用回路１５−１，１５−２の各オア回路OR
３，OR５及び自動アルペジオ処理用回路１６の
オア回路OR７の各出力はオア回路OR９に加えら
れる。オア回路OR９は各デイレイフリツプフロ
ツプDF１，DF２，DF３，DF４のいずれか１つ
に信号“１”が加わると“１”に立上り、エニイ
ブロツク信号ABを出力する。このエニイブロツ
ク信号は各デイレイフリツプフロツプDF１〜DF
４の１つにでも記憶があれば“１”となり記憶が
全てなくなつたとき“０”になるものである。エ
ニイブロツク信号ABはステートコントロール回
路３のアンド回路Ａ２１に加わり、信号“１”を
オア回路OR２５を介してデイレイフリツプフロ
ツプDF７のデータ入力に加え、次のクロツクパ
ルスのタイミングでデイレイフリツプフロツプ
DF７の出力Q₂を“１”にする。またこのときオ
ア回路OR２４の出力は“０”となつているの
で、デイレイフリツプフロツプDF６の出力Q₁は
“０”になり、アンド回路Ａ１８のアンド条件が
成立してステートS₂になる。 ブロツク検出回路２の各検出回路１４−１〜１
４−１１のうちオンしているキースイツチ又はフ
アンクシヨンスイツチを含むブロツクに対応する
検出回路のデイレイフリツプフロツプDF１に記
憶された信号“１”はアンド回路Ａ３に加えられ
る。アンド回路Ａ３は優先回路を形成するもので
あり、最優先のブロツクＦ１に対応する検出回路
１４−１のアンド回路Ａ３には接地レベルの信号
“０”をインバータＩ２で反転した信号“１”を
加え無条件で動作可能にする。また他の検出回路
１４−２〜１４−１１には前段のデイレイフリツ
プフロツプDF１の出力とその前段のオア回路OR
２の出力が加わるオア回路OR２の出力をインバ
ータＩ２で反転した信号が加えられており、その
検出回路より優先順位の高いデイレイフリツプフ
ロツプDF１の全てに記憶がない（信号“０”）と
いう条件でアンド回路Ａ３を動作可能とし、その
検出回路より優先順位の高い検出回路のデイレイ
フリツプフロツプDF１の１つにでも記憶があれ
ば（信号“１”）アンド回路Ａ３は不動作となる
ようになつている。 アンド回路Ａ３の出力はアンド回路Ａ４に加え
られ、またアンド回路Ａ３の出力をインバータＩ
３で反転した信号はアンド回路Ａ５に加えられ
る。アンド回路Ａ４，Ａ５の他の入力にはステー
トS₂を示す信号TT₂がステートコントロール回路
３のアンド回路１８から加えられている。また、
自動ベースコード処理用回路１５−１，１５−２
及び自動アルペジオ処理用回路１６の各デイレイ
フリツプフロツプDF₂，DF₃，DF₄に記憶された
信号“１”は夫々３入力アンド回路Ａ７，Ａ９，
Ａ１１に加えられ、アンド回路Ａ７の他の入力に
は検出回路１４−１１のオア回路OR２の出力を
インバータＩ５で反転した信号及びステートS₂を
示す信号TT₂が、アンド回路Ａ９の他の入力には
自動ベースコード処理用回路１５−１のデイレイ
フリツプフロツプDF２の出力及びその前段のオ
ア回路OR２の出力が加わるオア回路OR４の出力
をインバータＩ７で反転した信号及びステートS₂
を示す信号TT₂が、アンド回路Ａ１１の他の入力
には自動ベースコード処理用回路１５−２のデイ
レイフリツプフロツプDF３の出力及びその前段
のオア回路OR４の出力が加わるとオア回路OR６
の出力をインバータＩ９で反転した信号及びステ
ートS₂を示す信号TT₂が、それぞれ加えられてお
り、アンド回路Ａ７，Ａ９，Ａ１１は優先回路を
形成している。従つて、ステートS₂において、ま
ず、検出回路１４−１〜１４−１１で、記憶のな
されたデイレイフリツプフロツプDF１のうち、
優先順位が一番高いブロツクに対応するものが抽
出され、その抽出されたブロツクに対応する検出
回路のアンド回路Ａ４のみから信号“１”が出力
される。この信号“１”はインバータＩ１を介し
てアンド回路Ａ２に加えられデイレイフリツプフ
ロツプDF１の記憶を解除するとともにこの検出
回路のブロツク検出出力信号となる。またアンド
回路Ａ４の出力“１”はトランジスタTR２のゲ
ートに加えられ抽出したブロツク配線容量Cbを
放電する。このとき他の検出回路のアンド回路Ａ
３の出力は“０”であり、アンド回路Ａ５のアン
ド条件が成立し、トランジスタTR３のゲートに
信号“１”を加え他の検出回路に対応するブロツ
クのブロツク配線の配線容量Cbを充電して他の
ブロツクのキースイツチ又はフアンクシヨンスイ
ツチに直列に接続されたダイオードＤ（第４図）
に逆バイアスをかける。従つて抽出されたブロツ
クのオンしているキースイツチ又はフアンクシヨ
ンスイツチの接続されるノート配線のみ信号
“０”が生じ、他のノート配線は信号“１”で示
す。この信号“０”は対応するノート検出回路４
（第６図）の対応する検出回路（１７−１〜１７
−１３の１つまたは複数）のインバータＩ１０で
反転され、アンド回路Ａ１２に加わる。アンド回
路Ａ１２の他の入力にはステートコントロール回
路３からのステートS₂を表わす信号TT₂が加えら
れており、ステートS₂において信号“１”をオア
回路OR１６またはOR１８を介してデイレイフリ
ツプフロツプDF５のデータ入力に加える。デイ
レイフリツプフロツプDF５は、その出力をアン
ド回路Ａ１４、オア回路OR１６またはOR１８を
介して入力にフイードバツクして記憶回路を形成
している。従つてオア回路OR１６またはOR１８
を介して信号“１”が加わると、この信号“１”
を対応するデイレイフリツプフロツプDF５に記
憶する。また各検出回路１７−１〜１７−１３の
各オア回路OR１６またはOR１８の出力はオア回
路OR１９に加えられる。オア回路OR１９は検出
回路１７−１〜１７−１３の各デイレイフリツプ
フロツプDF５のいずれかに信号が加わると
“１”に立上り、各デイレイフリツプフロツプDF
５のうち１つでも記憶がなされている間は“１”
を保持するエニイノート信号ANを発生し、これ
をステート検出回路３のアンド回路Ａ１９（第７
図）に加える。なおオア回路OR１９にはブロツ
ク検出回路２の検出回路１４−１，１４−２及び
１４−８の出力である信号Ｆ１Ｐ，Ｆ２Ｐ及びＵ
１Ｐがオア回路OR１００（第４図）を介し、信
号FFUとして加えられており、信号Ｆ１Ｐ，Ｆ
２Ｐ、及びＵ１Ｐが出力されている間はエニイノ
ート信号ANが“０”にならないようになつてい
る。 アンド回路Ａ１９はこのエニイノート信号AN
の立上りによつてそのアンド条件が成立し、信号
“１”をオア回路OR２５を介してデイレイフリツ
プフロツプDF７に加えるとともにオア回路OR２
４を介してデイレイフリツプフロツプDF６に加
える。これによりデイレイフリツプフロツプDF
６，DF７の出力Q₁，Q₂は次のクロツクパルスの
タイミングで“１”になり、ステートS₃になる。
またこのとき信号TT₁＋TT₃がノート検出回路４
の検出回路１７−１〜１７−１３の各トランジス
タTR₄のゲートに加えられ、ステートS₂において
放電したノート配線の配線容量Cnを充電する。 ノート検出回路４の各検出回路１７−１〜１７
−１３の各デイレイフリツプフロツプDF５の出
力はアンド回路Ａ１３に加えられる。アンド回路
Ａ１３は優先回路を形成しており、最優先のノー
トＣ_Lに対応する検出回路１７−１のアンド回路
Ａ１３には接地レベルの信号“０”をインバータ
Ｉ１１で反転した信号“１”を加え無条件で動作
可能とし、他の検出回路１７−２〜１７−１３の
アンド回路Ａ１３には前段のデイレイフリツプフ
ロツプDF５の出力と、その前段のオア回路OR１
７の出力が加わるオア回路OR１７の出力をイン
バータＩ１１で反転した信号を加え、その検出回
路より優先順位の高いデイレイフリツプフロツプ
DF５の全てに記憶がない（信号“０”）という条
件でアンド回路Ａ１３を動作可能にし、その検出
回路より優先順位の高い検出回路のデイレイフリ
ツプフロツプDF５の１つにでも信号“１”が記
憶されていればアンド回路Ａ１３は不動作となる
ようになつている。従つて、アンド回路Ａ１３は
優先順位に従つて低音側から成立し、記憶のなさ
れたデイレイフリツプフロツプDF５を有する検
出回路のアンド回路Ａ１３から順次信号“１”が
出力される。またノートＣ_Lに対応する検出回路
１７−１のアンド回路Ａ１４には接地レベルの信
号“０”が加えられており、他のノートＣ#〜Ｃ
に対応する検出回路１７−２〜１７−１３のアン
ド回路Ａ１４には前段の検出回路１７−１〜１７
−１２のオア回路OR１７の出力が加えられてお
り、アンド回路Ａ１３のアンド条件が成立して当
該検出回路から信号“１”が出力されると同時に
当該検出回路のアンド回路Ａ１４を不動作にし、
当該検出回路のデイレイフリツプフロツプDF５
の記憶をクリアするようになつている。 記憶のなされたデイレイフリツプフロツプDF
５に対応する検出回路のアンド回路Ａ１３から全
て信号“１”が出力され、各デイレイフリツプフ
ロツプDF５の記憶が全てなくなるとオア回路OR
１９の出力であるエニイノート信号ANは“０”
となる。これによりステートコントロール回路３
のアンド回路Ａ１９のアンド条件は成立しなくな
り、ステートS₃が終了する。ステートS₃が終了す
ると、デイレイフリツプフロツプDF６の出力Q₁
は“０”になるからブロツク検出回路２からエニ
イブロツク信号ABが発生しているということを
条件に再びアンド回路Ａ１８が成立し、ステート
S₂になる。アンド回路１８の出力であるステート
S₂を示す信号TT₂はブロツク検出回路２に加えら
れ、次の優先順位のブロツク抽出が行われる。 このようにして、ステートS₂においてブロツク
検出回路２の検出回路１４−１〜１４−１１のう
ち抽出されたブロツクに対応する１つからブロツ
ク検出信号を出力し、ステートS₃においてノート
検出回路４の検出回路１７−１〜１７−１３から
当該ブロツクのオンしているキースイツチ又はフ
アンクシヨンスイツチを示すノート検出回路を順
次出力し、ブロツク検出回路２の各検出回路１４
−１〜１４−１１のデイレイフリツプフロツプ
DF₁の記憶が全てなくなるまで、すなわち最初に
ステートS₁においてオンしているキースイツチ又
はフアンクシヨンスイツチを含むブロツクとして
検出したブロツクの抽出が完了するまでステート
S₂とステートS₃が交互に繰り返えされる。 例えば、フインガーコード機能FC及びシンク
ロスタート機能SS及びリズムR₁に対応するフア
ンクシヨンスイツチが投入され、ノートＣ_L1，
E₁，G₁に対応する鍵が下鍵盤で押圧され、ノー
トE₂に対応する鍵が上鍵盤で押圧されている場
合におけるステートコントロール回路３の各部の
信号及びブロツク検出回路２の出力及びノート検
出回路４の出力をタイミングチヤートに表わすと
第８図のようになる。ここで第８図ａはクロツク
パルスφ_A及びφ_Bによつて形成されるクロツクパ
ルス時間t₁〜tnを示しており、第８図ｋに示す信
号BPはブロツク検出回路２の各検出回路１４−
１〜１４−１１及び自動ベースコード処理用回路
１５−１，１５−２及び自動アルペジオ処理用回
路１６の各出力をまとめて同一チヤート上に表わ
したものであり、第８図ｌに示す信号NPはノー
ト検出回路４の各検出回路１７−１〜１７−１３
の出力を同様に同一チヤート上に表わしたもので
ある。 いま第８図ｂに示すようにイニシヤルクリア信
号ICがステートコントロール回路３の端子T₁cに
加わると、デイレイフリツプフロツプDF６，DF
７の出力Q₁，Q₂はクロツクパルス時間t₁のタイ
ミングで“０”になり（第８図ｃ，ｄ）ステート
S₀を示す信号TT₀が発生され（第８図ｅ）、この
信号TT₀によつてブロツク検出回路２のトランジ
スタTR₁をオンにし、各ブロツク配線b₁〜b₁₁の
配線容量Cbを放電する。続いて、次のクロツク
パルス時間t₂のタイミングでデイレイフリツプフ
ロツプDF６の出力Q₁は“１”になり、ステート
S₁を示す信号TT₁（第８図ｆ）及び信号TT₁＋
TT₃（第８図ｈ）が発生され、信号TT₁＋TT₃に
よつてノート検出回路４のトランジスタTR４を
オンして、各ノート配線n₁〜n₁₃の配線容量Cnを
充電し、信号TT₁によつてブロツク検出回路２の
アンド回路Ａ１を動作可能にし、フインガーコー
ド機能FC及びシンクロスタート機能SSを選択す
るフアンクシヨンスイツチを含むブロツクF₁に
対応する検出回路１４−１及びリズムR₁を選択
するフアンクシヨンスイツチを含むブロツクＦ２
に対応する検出回路１４−２、及び下鍵盤のノー
トＣ_L1，E₁，G₁を含むブロツクL₁に対応する検
出回路１４−１及び上鍵盤のノートE₂を含むブ
ロツクU₁に対応する検出回路１４−８の各デイ
レイフリツプフロツプDF₁と、自動ベースコード
処理用回路１５−１，１５−２のデイレイフリツ
プフロツプDF₂，DF₃及び自動アルペジオ処理用
回路１６のデイレイフリツプフロツプDF₄に信号
“１”を記憶する。これと同時にブロツク検出回
路２からエニイブロツク信号ABが発生される
（第８図ｉ）。 クロツクパルス時間t₃のタイミングになると、
ステートコントロール回路３のデイレイフリツプ
フロツプDF７の出力Q₂は“１”になり、デイレ
イフリツプフロツプDF６の出力Q₁は“０”にな
つてステートS₂を示す信号TT₂が発生され（第８
図ｇ）、この信号TT₂によつてまずブロツク検出
回路２のブロツクＦ１に対応する検出回路１４−
１のアンド回路Ａ４が動作可能になり、トランジ
スタTR₂をオンして、ブロツク配線b₁の配線容量
Cbを放電するとともにブロツク検出信号Ｆ１Ｐ
を出力する（第８図ｋ）。またこの信号TT₂はノ
ート検出回路４のアンド回路Ａ１２を動作可能に
し、信号FC，SSに対応する検出回路１７−２，
１７−１３のデイレイフリツプフロツプDF５に
信号“１”を記憶する。この記憶と同時にノート
検出回路４から出力されるエニイノート信号AN
は“１”になる（第８図ｊ）。クロツクパルス時
間t₄になるとステートS₃になり、ノート検出回路
４のデイレイフリツプフロツプDF５に記憶され
た信号“１”はクロツクパルス時間t₄，t₅のタイ
ミングでノートＣ#，Ｃに対応する出力ライン２
２，２３から機能FC，SSの選択を示す信号とし
て順次出力される（第８図ｌ）。ライン３３から
の信号の送出が完了するとクロツクパルス時間t₅
のタイミングでエニイノート信号ANは“０”に
なり、次のクロツクパルス時間t₆のタイミングで
ステートコントロール回路３のデイレイフリツプ
フロツプDF６の出力Q₁は“０”になつて再びス
テートS₂になる。このようにしてステートS₃，S₂
が交互に繰り返され、ブロツク検出回路２からは
ブロツクＦ２，Ｌ１，Ｕ１を示す信号Ｆ２Ｐ，Ｌ
１Ｐ，Ｕ１Ｐが順次出力され、これに応じてノー
ト検出回路４からはリズムR₁を選択する信号、
下鍵盤の当該ノートＣ_L，Ｅ，Ｇを示す信号、上
鍵盤の当該ノートＥを示す信号が順次出力され
る。 最初のステートS₁でブロツク検出回路２の各検
出回路１４−１〜１４−１１のデイレイフリツプ
フロツプDF１に記憶された信号の抽出が全て終
ると、ステートS₂において自動ベースコード処理
用回路１５−１のアンド回路A₇が動作可能とな
り、信号“１”を信号Ａ１Ｐとして出力するとと
もに、この信号をインバータＩ４で反転してアン
ド回路Ａ６に加え、アンド回路Ａ６を不動作に
し、デイレイフリツプフロツプDF２の記憶をク
リアする。この自動ベースコード処理用回路１５
−１の出力Ａ１Ｐはオア回路OR１５を介し、自
動ベースコード制御信号APとしてノート検出回
路４の検出回路１７−１〜１７−１２の各オア回
路OR１６に加えられる。従つてブロツク検出回
路２の自動ベースコード処理用回路１５−１から
信号Ａ１Ｐが出力されるとノート検出回路４の検
出回路１７−１〜１７−１２のデイレイフリツプ
フロツプDF５には全て信号“１”が記憶され
る。なおこのとき検出回路１７−１３のオア回路
１８には信号APは加えられないが、これは検出
回路１７−１が検出回路１７−１３と同一のノー
トＣを表わしているため重複をさけるためであ
る。ノート検出回路４の検出回路１７−１〜１７
−１２の各デイレイフリツプフロツプDFに記憶
された信号は次のクロツクパルス時間のタイミン
グから各クロツクパルスに同期して順次出力され
る。すなわち、各検出回路１７−１〜１７−１２
の出力ライン２１〜３２には順次信号“１”が現
われる。ライン３２から信号“１”が出力され、
エニイノート信号ANが“０”になるとステート
S₂になり、自動ベースコード処理用回路１５−２
のアンド回路Ａ９のアンド条件が成立し、その出
力信号“１”をインバータＩ６を介してアンド回
路Ａ８に加え、デイレイフリツプフロツプDF３
の記憶をクリアするとともに信号Ａ２Ｐを出力す
る。この信号Ａ２Ｐは前述したオア回路OR１５
を介して自動ベースコード制御信号APとなつて
ノート検出回路４の検出回路１７−１〜１７−１
２のオア回路OR１６に加わり、各デイレイフリ
ツプフロツプDF５に全て信号“１”を記憶させ
る。従つて検出回路１７−１〜１７−１２の出力
ライン２１〜３２には各クロツクパルス時間に同
期して順次信号“１”が生じる。この自動ベース
コード処理用回路１５−１，１５−２の出力Ａ１
Ｐ，Ａ２Ｐに基づきノート検出回路４の検出回路
１７−１〜１７−１２から順次出力される信号は
自動ベースコード演奏用のキーコードデータを形
成するための根音の検出に用いられる。 続いて自動アルペジオ処理用回路１６のアンド
回路Ａ１１のアンド条件が成立し、その出力信号
“１”をインバータＩ８で反転してアンド回路Ａ
１０に加え、デイレイフリツプフロツプDF４の
記憶をクリアするとともに自動アルペジオ制御信
号ARPを送出する。信号ARPの送出が完了する
と、再びステートS₀になり、これによりブロツク
検出回路２及びノート検出回路４による１回の走
査が完了し、以下同様の走査が繰り返えされる。 このようにしてブロツク検出回路２の各検出回
路１４−１〜１４−１１及び自動ベースコード処
理用回路１５−１、１５−２から出力された信号
Ｆ１Ｐ〜Ａ２Ｐはエンコーダ１８に加えられる。
エンコーダ１８はオア回路OR１０，OR１１，
OR１２から成り、各検出回路１４−１〜１４−
１１及び自動ベースコード処理用回路１５−１，
１５−２の出力に応じて、ブロツクの種類を表わ
す種類別コードBC₁，BC₂，BC₃を発生する。こ
のブロツクの種類と種類別コードBC₁，BC₂，
BC₃との関係を表に示すと、第３表のようにな
る。

【表】 エンコーダ１８でエンコードされた種類別コー
ドBC₁〜BC₃は第９図に示す種類別コードレジス
タ８に加えられる。 種類別コードレジスタ８はステージ８−３にお
いてその詳細が代表して示されているように加え
られた信号をオア回路OR２６を介してデイレイ
フリツプフロツプDF９のデータ入力に加え、そ
の出力をアンド回路Ａ２３、オア回路OR２６を
介して入力にフイードバツクするようになつてお
り、アンド回路Ａ２３の他の入力には前記ステー
トコントロール回路３（第７図）からの信号TT₃
が加えられている。この信号TT₃はステートコン
トロール回路３のアンド回路Ａ１９の出力をデイ
レイフリツプフロツプDF８で48μｓ遅延させた
ものであり、第８図ｍに示すようにステートS₃を
示す信号である。従つて、ブロツク検出回路２か
らステートS₂で送出された種類別コードBC₁〜
BC₃は次の状態であるステートS₃の間一時保持さ
れる。 種類別コードレジスタ８の各出力信号及びその
各出力信号を夫々インバータＩ１６，Ｉ１７，Ｉ
１８で夫々反転した信号はデコーダ１０に加えら
れる。デコーダ１０はアンド回路Ａ２４〜Ａ３０
からなり、加えられる種類別コードBC₁〜BC₃に
対応して、フアンクシヨンスイツチを含むブロツ
クの検出時間を示す信号Ｆ１Ｔ，Ｆ２Ｔ、ペダル
鍵盤のキースイツチを含むブロツク検出時間を示
す信号PT、下鍵盤のキースイツチを含むブロツ
クの検出時間を示す信号LT、上鍵盤のキースイ
ツチを含むブロツクの検出時間を示す信号UT、
自動ベースコード処理時間を示す信号Ａ１Ｔ，Ａ
２Ｔを各アンド回路Ａ２４〜Ａ３０から出力す
る。これらの信号Ｆ１Ｔ〜Ａ２Ｔは後に詳述する
制御信号形成回路１１（第９図）に加えられる。 また、デコーダ１０のアンド回路Ａ２６〜Ａ２
８の出力は夫々デイレイフリツプフロツプDF１
２〜DF１４及びDF１７〜DF１９を介し、ペダ
ル鍵盤のキースイツチがオンしていることを示す
信号Ｐ、下鍵盤のキースイツチがオンしているこ
とを示す信号Ｌ、上鍵盤のキースイツチがオンし
ていることを示す信号Ｕとしてチヤンネルプロセ
ツサ２００（第１図）に送出される。 またブロツク検出回路２を介して出力されたス
テートS₀を示す信号TT₀及びブロツク検出回路２
のアルペジオ処理回路１６の出力ARPは夫々デ
イレイフリツプフロツプDF１０，DF１１及び
DF１５，DF１６及びDF２０，DF２１を介して
信号×、信号ARPとしてチヤンネルプロセツサ
２００に送出される。 ブロツク検出回路２のブロツクL₁〜L₄，U₁〜
U₄に対応する検出回路１４−４〜１４−１１の
出力信号L₁P〜U₄Pはオア回路OR１３，OR１４
からなるエンコーダ１９に加えられ、各オクター
ブを示すオクターブコードOC₁，OC₂にエンコー
ドされ、ノート検出回路４の各検出回路１７−１
〜１７−１３の出力はオア回路OR２０，OR２
１，OR２２，OR２３からなるエンコーダ３４に
加えられ、各ノートを示すノートコードNC₄〜
NC₁にエンコードされる。このオクターブコード
OC₁，OC₂及びノートコードNC₁〜NC₄を夫々各
オクターブ音域、各ノートに対応して表に示す
と、第４表、第５表のようになる。

【表】

【表】 フアンクシヨンスイツチからの信号の処理 ブロツク検出回路２及びノート検出回路４によ
るキースイツチ及びフアンクシヨンスイツチの走
査において、まず最初にブロツクＦ１，Ｆ２のフ
アンクシヨンスイツチの検出が行われる。すなわ
ちブロツク検出回路２からブロツクＦ１，Ｆ２に
対応する信号Ｆ１Ｐ，Ｆ２Ｐが順次出力され、こ
の信号Ｆ１Ｐ，Ｆ２Ｐに応じて当該ブロツクＦ
１，Ｆ２内のオンしているフアンクシヨンスイツ
チを示す信号がノート検出回路４の対応する検出
回路１７−１〜１７−１３から順次出力される。
ノート検出回路４の検出回路１７−１〜１７−１
２の出力はライン２１〜３２を介して第１０図に
示すコード検出回路５のノートレジスタ３５に加
えられ、また検出回路１７−１３の出力はライン
３３、第１１図に示すデイレイフリツプフロツプ
DF２９を介してフアンクシヨンデータ転送回路
７のステージ７−２０，７−２１に加えられる。 ノートレジスタ３５は12ステージのシフトレジ
スタからなり、各ステージ３５−１〜３５−１２
の詳細はステージ３５−１に代表して示されてい
る。すなわち、各ステージ３５−１〜３５−１２
はロード制御用アンド回路Ａ４８、クリア制御用
アンド回路Ａ４９、シフト制御用アンド回路Ａ４
７具え、アンド回路Ａ４７，Ａ４８，Ａ４９の出
力はオア回路OR４２を介してデイレイフリツプ
フロツプDF２２のデータ入力に加えられてお
り、アンド回路Ａ４８にはライン２１〜３２から
の信号と、ロード信号LLが加えられ、アンド回
路Ａ４９にはデイレイフリツプフロツプDF２２
の出力とクリア信号CLが加えられ、アンド回路
Ａ４７には前段３５−１２〜３５−２のデイレイ
フリツプフロツプDF２２の出力とシフト信号SL
が加えられている。従つてノートレジスタ３５は
ロード信号LLが加わるとライン２１〜３２の信
号を対応するステージ３５−１〜３５−１２に読
み込み、クリア信号CLが加わると各ステージ３
５−１〜３５−１２の出力信号をクリアし、また
シフト信号SLが加わると各ステージ３５−１２
〜３５−２の信号を右方に順次シフトする。 ブロツク検出回路２及びノート検出回路４によ
る走査の最初の出力であるブロツク検出回路２の
出力Ｆ１Ｐは制御信号形成回路１１（第９図）の
オア回路OR３３に加えられる。オア検出OR３３
の出力はインバータＩ２０で反転されクリア信号
CLとしてノートレジスタ３５に加わり、ノート
レジスタ３５の各ステージ３５−１〜３５−１２
の信号をクリアする。またブロツク検出回路２の
出力信号Ｆ１Ｐはエンコーダ１８（第５図）を介
して種類別コードレジスタ８に加えられ、一時保
持されたのちデコーダ１０のアンド回路Ａ２４を
介してオア回路OR３４に加えられる。オア回路
OR３４の出力はロード信号LLとしてノートレジ
スタ３５に加えられる。従つて、ノートレジスタ
３５の各ステージ３５−１〜３５−１２にはオン
しているフアンクシヨンスイツチを含む信号が順
次読み込まれる。ノートレジスタ３５のステージ
３５−１〜３５−１２に読み込まれた信号の一部
であるステージ３５−１〜３５−１０に保持され
た信号はライン４１〜５０を介してフアンクシヨ
ンデータメモリ６−１〜６−１０（第１１図）に
加えられる。またノートレジスタ３５の各ステー
ジ３５−１〜３５−１２の出力はライン４１〜５
２を介してフアンクシヨンデータ転送回路７（第
１１図）に加えられる。 フアンクシヨンデータメモリ６−１〜６−１０
はこのチツプ内で直接使用するシングルフインガ
機能SF、フインガコード機能FC、カスタム機能
CA、メモリ機能Ｍ、コンスタント機能CON、エ
ンベロープコントロール機能EC、カプラ機能
UL、ダンプコントロール機能DC、フツトスイツ
チ機能FS、アツプターン機能UTを選択するフア
ンクシヨンスイツチからの信号を夫々記憶するも
のである。各メモリ６−１〜６−１０の詳細はメ
モリ６−１〜６−４に代表して示されている。す
なわち各メモリ６−１〜６−１０はクリア制御用
のアンド回路Ａ６１と、ロード制御用のアンド回
路Ａ６２を具えており、アンド回路Ａ６１，Ａ６
２の出力はオア回路OR５１を介してデイレイフ
リツプフロツプDF２５のデータ入力に加えられ
ており、アンド回路Ａ６１にはデイレイフリツプ
フロツプDF２５の出力と後述するロード信号LF
１をインバータＩ３１で反転した信号が加えら
れ、アンド回路Ａ６２には対応するライン４１〜
５０の信号とロード信号LF１が加えられてい
る。なおライン４１に対応するメモリ６−１のア
ンド回路Ａ６２にはライン４２の信号をインバー
タＩ３２で反転した信号及びライン４３の信号を
インバータＩ３３で反転した信号が更に加えられ
ており、またライン４２に対応するメモリ６−２
のアンド回路Ａ６２にはライン４３の信号をイン
バータＩ３３で反転した信号が更に加えられてお
り、ライン４１に対応するメモリ６−１はライン
４２，４３に信号がないという条件で読み込み可
能となり、ライン４２に対応するメモリ６−２は
ライン４３に信号がないという条件で読み込み可
能となるようになつている。 フアンクシヨンデータメモリ６−１〜６−１０
を制御するロード信号LF１は第９図に示した制
御信号形成回路１１によつて形成される。第９図
においてデコーダ１０によつてデコーダされたア
ンド回路Ａ２４の出力信号Ｆ１Ｔはアンド回路Ａ
４５に加えられる。アンド回路Ａ４５の他の入力
は第７図に示したステートコントロール回路３か
らの信号TTPが加えられている。この信号TTP
はアンド回路Ａ１９の出力をインバータＩ１５で
反転した信号とデイレイフリツプフロツプDF８
の出力信号とをアンド回路Ａ２２でアンド条件を
とつた信号であり、第８図ｎに示すようにステー
トS₃を示す信号TT₃の最後の４８μｓの間“１”
になる信号である。従つてアンド回路Ａ４５はス
テートS₃の最後の48μｓの間成立する。このアン
ド回路Ａ４５の出力信号はタイミングを合せるた
めにデイレイフリツプフロツプDF３０で48μｓ
遅延され、ロード信号LF１としてのフアンクシ
ヨンデータメモリ６−１〜６−１０に加えられ
る。このロード信号LF１によつてフアンクシヨ
ンデータメモリ６−１〜６−１０にはブロツクＦ
１のオンしているフアンクシヨンスイツチを示す
信号が記憶される。なお、フアンクシヨンデータ
メモリ６−７に記憶される信号ULは第９図のア
ンド回路Ａ３１に加えられ、上鍵盤のキースイツ
チの音と下鍵盤のキースイツチの音とをカツプリ
ングするために用いられる。 フアンクシヨンデータ転送回路７は検出された
フアンクシヨンスイツチからの信号を転送するた
めのものである。フアンクシヨンデータ転送回路
７はステージ７−１〜７−２７からなる27ステー
ジのシフトレジスタから構成される。なおこのフ
アンクシヨンデータ転送回路７における各ステー
ジ内のアンド回路、オア回路及びデイレイフリツ
プフロツプ等は夫々別体のものであるが説明の便
宜上同一の機能を有するものには同一の符号を付
す。またこの回路７の各ステージのデイレイフリ
ツプフロツプDF２６には全て周期１μｓの２相
クロツクパルスφ_１，φ_２が加えられており、全
て周期１μｓで動作する。 ブロツクＦ１に含まれる各機能SS，ST，
FSS，UTを選択するフアンクシヨンスイツチか
らの信号が加えられるステージ７−１２〜７−２
４はその詳細がステージ７−２１に代表して示さ
れているようにロード制御用アンド回路Ａ６８、
クリア制御用アンド回路Ａ６７、シフト制御用ア
ンド回路Ａ６９を具えており、この各アンド回路
Ａ６７，Ａ６８，Ａ６９の出力をオア回路OR５
４を介してデイレイフリツプフロツプDF２６の
データ入力に加え、このデイレイフリツプフロツ
プDF２６の出力をアンド回路Ａ６７、オア回路
OR５４を介して入力にフイードバツクするとと
もに次段のシフト制御用アンド回路Ａ６９に加え
るようになつている。 ステージ７−２５〜７−２７はチヤタリングの
影響を除去したフツトスイツチからの信号FS′、
ペダル鍵盤又は下鍵盤のキースイツチがオンして
いることを示すキーオン信号KON、自動ベース
コード機能であるシングルフインガー機能あるい
はフインガーコード機能あるいはカスタム機能の
いずれかが選択されていることを示す自動ベース
コード選択信号ABCが夫々加えられる。その詳
細はステージ７−２５に代表して示してあるよう
にロード制御用アンド回路Ａ６８を具えておりこ
のアンド回路Ａ６８の出力と前段のデイレイフリ
ツプフロツプDF２６の出力をオア回路OR５４を
介してデイレイフリツプフロツプDF２６に加え
るようになつている。ここでフツトスイツチ信号
FS′は、一定周期のパルス信号をインバータＩ
３７を反転した信号が加えられる３ビツトのシフ
トレジスタ５３の最終ビツトの信号がデータ入力
に加えられるデイレイフリツプフロツプDF１０
０の出力と前述したフアンクシヨンデータメモリ
６−９に記憶された信号FSとアンド条件をとつ
たアンド回路Ａ７８の出力によりセツトされ、デ
イレイフリツプフロツプDF１００の出力と信号
FSをインバータＩ２００で反転した信号とのア
ンド条件をとつたアンド回路Ａ２００の出力によ
つてリセツトされるフリツプフロツプFF１の出
力を用い、信号FSからチヤタリングの影響を除
去したものである。またキーオン信号KONは後
に詳述するようにキーオンレジスタ３７（第９
図）に一時保持された信号であり、自動ベースコ
ード選択信号ABCは前述したフアンクシヨンデ
ータメモリ６−１，６−２，６−３のいずれか１
つに信号“１”が記憶されていれば“１”となる
オア回路OR５３からの信号である。またステー
ジ７−１〜７−７はその詳細が７−１，７−２に
示されているように、ロード制御用アンド回路Ａ
６８を具え、このアンド回路Ａ６８の出力及び前
段のデイレイフリツプフロツプDF２６からの信
号をオア回路OR５４を介してデイレイフリツプ
フロツプDF２６に加えるようになつており、前
述したステージ７−２５〜７−２７と同様の構成
である。この各ステージ７−１〜７−７には夫々
後に詳述する第１２図の回路からのノートデータ
N₁〜N₄及びオクターブデータB₁〜B₃が発生して
いることを示すオア回路OR７４（第１２図）か
らの信号Ｂ及び第９図のオア回路OR３０からの
種類別データＵ〜ARPが発生していることを示
す信号Ｋ及び第１０図に示したノートレジスタ３
５に信号が記憶されていることを示す信号LKM
が加えられている。なお上記各ステージ７−１〜
７−６に加えられる信号N₁〜N₄，Ｂ，Ｋは回路
のテスト用として用いられる。 ブロツクＦ１に含まれるフアンクシヨンスイツ
チの検出に続いてブロツクＦ２に含まれるフアン
クシヨンスイツチの検出が開始されると、ブロツ
ク検出回路２の検出回路１４−２の出力Ｆ２Ｐは
オア回路OR３３、インバータＩ２０（第９図）
を介してクリア信号CLとしてノートレジスタ３
５（第１０図）に加えられ、各ステージ３５−１
〜３５−１２に保持されていたブロツクＦ１に関
するデータをクリアし、新らたにブロツクＦ２に
含まれるフアンクシヨンスイツチからの信号を読
み込み、これをフアンクシヨンデータ転送回路７
の各ステージ７−８〜７−２０に加える。 各ステージ７−８〜７−２０はその詳細がステ
ージ７−２０に代行して示されているようにロー
ド制御用アンド回路Ａ６８、クリア制御用アンド
回路Ａ６７、シフト制御用アンド回路Ａ６９及び
各アンド回路Ａ６７，Ａ６８，Ａ６９の出力がオ
ア回路OR５４を介して加えられるデイレイフリ
ツプフロツプDF２６を具えており、前述したス
テージ７−２１〜７−２４と同一の構成からな
る。 ステージ７−２１〜７−２７及び７−１〜７−
７の各ロード制御用アンド回路Ａ６８はアンド回
路Ａ７１の出力によつて制御される。このアンド
回路Ａ７１には前述したフアンクシヨンデータメ
モリ６−１〜６−１０の読み込みのタイミングを
与えるロード信号LF１及び同期信号SY３３が加
えられている。ここで同期信号SY３３は第１４
図ｃに示すように２相クロツクパルスφ_A，φ_Bに
よつて決定される48μｓのクロツクパルス時間
（第１４図ａ、第８図ａ）のうち33μｓ目に発生
される信号であり、その周期はクロツクパルスφ
_A，φ_Bと同じく48μｓ、またパルス幅は１μｓで
ある。従つてステージ７−２１〜７−２７及び７
−１〜７−７には信号LF１が加つているとき同
期信号SY３３のタイミングで、加えられている
信号が読み込まれる。 またステージ７−８〜７−２０のロード制御用
アンド回路Ａ６８はアンド回路Ａ７０の出力によ
つて制御される。このアンド回路Ａ７０には信号
LF２及び上記同期信号SY３３が加えられてい
る。ここで信号LF２は第８図で示した制御信号
形成回路１１で形成される。すなわち、この信号
LF２はデコーダ１０のアンド回路Ａ２５の出力
である信号Ｆ２Ｔと信号TTPとのアンド条件を
とつたアンド回路Ａ４６の出力、すなわちノート
検出回路４（第６図）からブロツクＦ２のオンし
ているフアンクシヨンスイツチを示す信号が出力
されているステートS₃の最後の48μｓに出力され
るパルス信号をデイレイフリツプフロツプDF３
１で48μｓ遅延した信号である。従つてステージ
７−８〜７−２０には、信号LF２が加つている
とき同期信号SY３３のタイミングでライン４１
〜５２及びデイレイフリツプフロツプDF２９か
ら加えられる信号が読み込まれる。 フアンクシヨンデータ転送回路７は各ステージ
７−１〜７−２７に記憶した信号を順次シフトす
ることによりステージ７−１のデイレイフリツプ
フロツプDF２６の出力からシリアルデータ信号
として出力する。フアンクシヨンデータ転送回路
７に送られるシフト信号はノア回路NR５，NR６
からなるフリツプフロツプによつて形成される。
すなわちノア回路NR５にはクロツクパルス時間
（第１４図ａ）の７μｓ目に発生される同期信号
SY７（第１４図ｂ）が加えられており、ノア回
路NR６には前述した同期信号SY３３（第１４図
ｃ）をデイレイフリツプフロツプDF２７で１μ
ｓ遅延した信号が加えられている。従つてノア回
路NR６の出力は第１４図ｄに示すように同期信
号SY７を同期して立上り、同期信号SY３３から
１μｓ遅延して立下る信号となる。この信号は各
ステージ７−１〜７−２７のシフト制御用アンド
回路Ａ６９に加えられ、各ステージの信号を時計
方向に（７−２７から７−１に向けて）順次シフ
トする。この順次シフトされる信号はステージ７
−１のデイレイフリツプフロツプDF２６から出
力され、アンド回路Ａ７２の他の入力には上記ノ
ア回路NR６の出力が加えられている。従つてア
ンド回路７２は機能LKM，BEAT，V₂，V₁，
BV，R₈〜R₁、RV，SS，ST，FSS，UT，FS，
KON，ABCを示す信号の順からなるシリアルフ
アンクシヨンデータFDを同期信号SY７から順次
出力する。この信号FDはクロツクパルスφ_１に
よつてゲートされるトランジスタTR３０を介
し、インバータＩ２０１，Ｉ３９を経て端子Ｔ_FD
からフアンクシヨンデータFDとして送出され
る。なお、ノア回路NR６の出力及びアンド回路
Ａ７１の出力はノア回路NR４を介してステージ
７−２１〜７−２４のクリア制御用アンド回路Ａ
６７に加えられており、またノア回路NR６の出
力及びアンド回路Ａ７０の出力はノア回路NR３
を介してステージ７−８〜７−２０のクリア制御
用アンド回路Ａ６７に加えられており、ロード時
及びシフト時は前に記憶されていた信号をクリア
するようになつている。 また同期信号SY３３はクロツクパルスφ_１に
よつてゲートされるトランジスタTR３１を介
し、インバータＩ２０２，Ｉ３８を経て、同期信
号SYとして送出される。 押圧した鍵を示すキーコードデータの発生 ブロツク検出回路２において、フアンクシヨン
スイツチを含むブロツクＦ１，Ｆ２の抽出が終る
と、ペダル鍵盤のキースイツチを含むブロツクＰ
が抽出され、これに応じてデコーダ１０の（第９
図）のアンド回路Ａ２６から信号PTが出力され
る。今、自動ベースコード機能を選択する信号
SF，FC，CAがいずれもが選択されていないと
すると、ノア回路NR１の出力は“１”であり、
信号TTPが生じているときアンド回路Ａ３４の
アンド条件が成立する。このアンド回路Ａ３４の
出力はオア回路OR３６を介し、キーデータ選択
信号SKNとしてキーコードレジスタ９（第１２
図）に加えられる。 また下鍵盤のキースイツチを含むブロツクL₁
〜L₄が抽出されるとデコーダ１０のアンド回路
Ａ２７から信号LTが出力され、上鍵盤のキース
イツチを含むブロツクU₁〜U₄が抽出されるとデ
コーダ１０のアンド回路Ａ２８から信号UTが
夫々出力される。信号LT，UTはオア回路OR３
６を介し、キーデータ選択信号SKNとしてキー
コードレジスタ９に加えられる。 キーコードレジスタ９には前述したようにノー
ト検出回路４（第６図）から発生されるノートコ
ードNC₁〜NC₄が加えられる。このキーコードレ
ジスタ９のステージ９−１〜９−４は、その詳細
がステージ９−１に代表して示されているように
ロード制御用アンド回路Ａ７７及びその出力が加
えられるとデイレイフリツプフロツプDF３６か
らなる回路と、ロード制御用アンド回路Ａ７８、
クリア制御用アンド回路Ａ７９及びアンド回路Ａ
７８，Ａ７９の出力がオア回路OR６１を介して
加えられるデイレイフリツプフロツプDF３７か
らなる回路と２つの回路からなり、この２つの回
路のうちアンド回路Ａ７８，Ａ７９、オア回路
OR６１及びデイレイフリツプフロツプDF３７か
らなる回路はここでは用いられず、後述する根音
を示すノートコードの読み込みに用いられる。な
おレジスタ９のステージ９−１〜９−４内のアン
ド回路、オア回路等は夫々別体のものであるが説
明の便宜上同一の機能をするものに対しては同一
の符号を付して説明する。 キーコードデータ選択信号SKNはキーコード
レジスタ９の各ステージの９−１〜９−４の各ロ
ード制御用アンド回路Ａ７７に加えられ各アンド
回路Ａ７７を動作可能にする。これにより加わる
ノートコードNC₁〜NC₄を各デイレイフリツプフ
ロツプDF３６に加える。デイレイフリツプフロ
ツプDF３６はこのノートコードNC₁〜NC₄を48
μｓ遅延させた後、夫々オア回路OR６５〜OR６
８を介し、またオア回路６５，６６の各出力は更
にオア回路OR７１，OR２を介して加算器１２−
１〜１２−４の入力Ａに加えられる。 またキーコードレジスタ９のステージ９−５，
９−６にはブロツク検出回路２（第５図）から各
ブロツクL₁〜L₄，U₁〜U₄の抽出に応じて発生さ
れるオクターブコードOC₁〜OC₂が加えられる。
キーコードレジスタ９のステージ９−５，９−６
はこのオクターブコードOC₁，OC₂を一時保持す
るものである。すなわちオクターブコードOC₁，
OC₂はキーコードレジスタ９のステージ９−５，
９−６の各オア回路OR６２を介してデイレイフ
リツプフロツプDF３９のデータ入力に加えら
れ、このデイレイフリツプフロツプDE３９の出
力はアンド回路Ａ８０、オア回路OR６２を介し
て入力にフイードバツクされるとともに、デイレ
イフリツプフロツプDF３８に加えられており、
またアンド回路Ａ８０の他の入力にはステートS₃
を示す信号TT₃が加えられている。従つて加えら
れたオクターブコードOC₁，OC₂はステートS₃の
間だけ保持されるようになつている。なおレジス
タ９のステージ９−５，９−６は同一の構成から
なり、その詳細はステージ９−５に代表して示さ
れている。 ここでキーコードレジスタ９のステージ９−
５，９−６に保持される信号は２ビツトの信号で
あるが、この信号は次のようにして３ビツトの信
号に変換される。すなわち、ステージ９−５の出
力はノア回路NR７で反転されることによつて第
１ビツトの信号B₁となり、またステージ９−
５，９−６の出力は排他オア回路ER５によつて
排他オア条件がとられることによつて第２ビツト
の信号B₂となり、さらにステージ９−５，９−
６の出力をアンド回路Ａ９０でアンド条件をとる
ことにより第３ビツトの信号B₃となる。この第
１ビツトの信号B₁、第２ビツトの信号B₂、第３
ビツトの信号B₃をオクターブコードOC₁，OC₂と
の関係のもとに表に示すと第６表のようになる。

【表】 第１ビツトの信号B₁は加算器１２−５の入力
Ａに加えられ、第２ビツトの信号B₂は加算器１
２−６の入力Ａに加えられる。 加算器１２−１〜１２−６は入力Ａに加わる信
号と入力Ｂに加わる信号とを加算する。ところで
このとき加算器１２−１〜１２−４の入力Ｂには
信号が加えられていない。従つて、加算器１２−
１〜１２−４からは加えられた信号がそのまま出
力される。ただし、キーコードレジスタ９のステ
ージ９−１〜９−４の出力が低音側のＣ音「Ｃ
_L」を示すノートコードNC₄〜NC₁“1100”であ
るときにはオア回路OR６５の出力をインバータ
Ｉ４３で反転した信号、オア回路６６の出力をＩ
４４で反転した信号及びオア回路OR６７，OR６
８の出力が加わるアンド回路Ａ８９のアンド条件
が成立し、信号“１”をオア回路OR７１，OR７
２を介して加算器１２−１，１２−２の夫々の入
力Ａに加え、加算器１２−１〜１２−４の入力Ａ
に加わるコード信号NC₄〜NC₁を高音側のＣ音
「Ｃ」を示すコード信号“1111”に変換する。ま
たこのときアンド回路Ａ８９の出力“１”は加算
器１２−５，１２−６の入力Ｂに加わり、オクタ
ーブを表わす第１ビツトの信号及び第２ビツトの
信号に“１”を加算する。 加算器１２−１，１２−２の出力はアンド回路
Ａ９２，Ａ９３を介してデイレイフリツプフロツ
プDF４０，DF４１に加えられ、加算器１２−
３，１２−４の出力は直接デイレイフリツプフロ
ツプDF４２，DF４３に加えられる。ここで加算
器１２−１〜１２−４の出力が高音側のＣ音
「Ｃ」を示すコード信号“1111”であるときには
加算器１２−１〜１２−４の各出力が加わるナン
ド回路NA１の出力は“０”となり、アンド回路
Ａ９２，Ａ９３を不動作として低音側のＣ音「Ｃ
_L」を示すコード信号“1100”に変換する。 また、加算器１２−５，１２−６の出力は夫々
デイレイフリツプフロツプDF４４，DF４５に加
えられ、アンド回路Ａ９０の出力はデイレイフリ
ツプフロツプDF４６に加えられる。 このようにしてデイレイフリツプフロツプDF
４０〜DF４３からはノートを示すノートデータ
N₁〜N₄が出力され、デイレイフリツプフロツプ
DF４４〜DF４６からはオクターブを示すオクタ
ーブデータB₁〜B₃が発生される。 例えばキーコードレジスタ９のステージ９−４
〜９−１に低音側のＣ音「Ｃ_L」を示すノートコ
ードNC４〜NC１“1100”が読み込まれ、キーコ
ードレジスタ９のステージ９−６，９−５に第１
オクターブを示すオクターブコードOC₂，OC₁
“00”が読み込まれたとする。このときはアンド
回路Ａ８９のアンド条件が成立し、加算器１２−
４〜１２−１の入力Ａにはコード信号“1111”が
加えられ、加算器１２−４〜１２−１の出力
“1111”はナンド回路NA１のナンド条件が成立す
ることによつて再びコード信号“1100”に変換さ
れる。またこのとき加算器１２−６，１２−５の
入力Ａには信号“10”が加えられ、入力Ｂには
“11”が加えられる。従つて加算器１２−６，１
２−６の出力は“00”となる。またこのときアン
ド回路Ａ９０の出力は“０”である。従つてデイ
レイフリツプフロツプDF４３〜DF４０からはノ
ートデータN₄〜N₁“1100”が出力され、デイレ
イフリツプフロツプDF４６〜DF４４からはオク
ターブデータB₃〜B₁“000”が出力される。すな
わち、低音側のＣ音「Ｃ_L」を示すノートコード
NC₄〜NC₁がキーコードレジスタ９のステージ９
−１〜９−６に読み込まれたときは、ノートを示
すノートデータN₄〜N₁は“1100”となり、オク
ターブを示すオクターブデータB₃〜B₁は“000”
となる。 また、高音側のＣ音「Ｃ」を示すノートコード
NC₄〜NC₁“1111”が読み込まれたときはナンド
回路NA１のナンド条件が成立し、ノートデータ
N₄〜N₁は“1100”となる。しかしこのとき加算
器１２−５，１２−６の入力Ｂには信号は加わら
ないので、オクターブを表わすオクターブデータ
B₁〜B₃は変化しない。このようにして形成され
たノートデータN₄〜N₁とオクターブデータB₃〜
B₁は７ビツトのキーコードデータKCとしてチヤ
ンネルプロセツサ２００（第１図）に送出され
る。 コード検出 自動ベースコード機能の１つであるフインガー
コード機能（FC）またはカスタム機能（CA）が
選択された場合は下鍵盤で押圧された複数鍵の音
程関係からその押圧された鍵によつて構成される
コードの種類を検出する。ブロツク検出回路２
（第５図）によつてフアンクシヨンスイツチを含
むブロツクＦ２の抽出がされると、48μｓの信号
Ｆ２Ｐがオア回路OR３３、インバータＩ２０
（第９図）を介してクリア信号CLとしてノートレ
ジスタ３５（第１０図）に加えられ各ステージ３
５−１〜３５−１２に保持されている信号をクリ
アする。また下鍵盤のキースイツチを含むブロツ
クL₁〜L₄が抽出され、この抽出に応じてノート
検出回路４（第６図）の出力ライン２１〜３３か
らオンしているキースイツチのノートを示す信号
が出力されると、デコーダ１０（第９図）のアン
ド回路Ａ２７から信号LTが出力される。この信
号LTはアンド回路OR３４を介し、ロード信号
LLとしてノートレジスタ３５に加えられる。ノ
ートレジスタ３５はノート検出回路４の出力ライ
ン２１〜３２に順次生じるオンしている下鍵盤の
キースイツチのノートを示す信号を対応するステ
ージ３５−１〜３５−１２に読み込み、これを記
憶する。なお、クリア信号CLはブロツク検出回
路２の自動ベースコード処理用回路１５−１から
信号Ａ１Ｐが出力されるまで発生されないのでノ
ートレジスタ３５はオンしているキースイツチの
属するブロツクL₁〜L₄に関係なく全て読み込ま
れる。なお、高音側のＣ音「Ｃ」に対応するキー
スイツチを検出する検出回路１７−１３の出力は
低音側のＣ音「Ｃ_L」に対応するステージ３５−
１に読み込まれるようになつている。すなわち、
検出回路１７−１３（第６図）の出力はアンド回
路Ａ１５に加えられる。アンド回路Ａ１５の他の
入力にはデコーダ１０のアンド回路Ａ２４，Ａ２
５の出力である信号Ｆ１Ｔ，Ｆ２Ｔをオア回路
OR３１を介し、インバータＩ１９で反転した信
号、すなわち、フアンクシヨンスイツチを含むブ
ロツクＦ１，Ｆ２以外のブロツクの検出が行われ
ているとき“１”となる信号が加えられてい
る。従つて下鍵盤のキースイツチの検出時にはア
ンド回路Ａ１５は動作可能となり、検出回路１７
−１３の出力はアンド回路Ａ１５、ライン２０、
オア回路OR４５（第１０図）を介してノートレ
ジスタ３５のステージ３５−１のロード制御用ア
ンド回路Ａ４８に加えられる。 このようにしてノートレジスタ３５には下鍵盤
のオンしているキースイツチのノートを示す信号
が対応するステージ３５−１〜３５−１２に全て
読み込まれ、記憶される。下鍵盤のキースイツチ
を含むブロツクの抽出が終り、アンド回路Ａ２７
（第９図）からの信号LTが無くなるとロード信号
LLは“０”となり、以後発生する上鍵盤のオン
しているキースイツチのノートを示す信号はノー
トレジスタ３５には読み込まない。 上鍵盤のキースイツチを含むブロツクの抽出が
終り、ブロツク検出回路２に設けられた自動ベー
スコード処理用回路１５−１から信号Ａ１Ｐが出
力されると、48μｓ遅延してデコーダ１０のアン
ド回路Ａ２９から信号Ａ１Ｔが出力される。この
信号Ａ１Ｔはオア回路OR３２を介し、シフト信
号SLとしてノートレジスタ３５の各ステージ３
５−１〜３５−１２のシフト制御用アンド回路Ａ
４７に加えられる。また信号Ａ１Ｔはオア回路
OR３３、インバータＩ２０を介し、クリア信号
CLとしてノートレジスタ３５に加えられる。従
つてノートレジスタ３５は48μｓのクロツクパル
スに同期して各ステージ３５−１〜３５−１２に
記憶している信号、すなわち下鍵盤のオンしてい
るキースイツチのノートを示す信号を順次右方に
シフトし、48×12μｓ後にはステージ３５−１２
に記憶されていた信号はステージ３５−１に移さ
れる。 ノートレジスタ３５において、ステージ３５−
１に記憶されている信号に対して、各ステージ３
５−１〜３５−１２に保持されている信号は所定
の音程関係にある。すなわちステージ３５−１の
出力は完全１度、ステージ３５−２の出力は短２
度、ステージ３５−３の出力は長２度、ステージ
３５−４の出力は短３度、ステージ３５−５の出
力は長３度、ステージ３５−６の出力は完全４
度、ステージ３５−７の出力は減５度、ステージ
３５−８の出力は完全５度、ステージ３５−９の
出力は短６度、ステージ３５−１０の出力は長６
度、ステージ３５−１１の出力は短７度、ステー
ジ３５−１２の出力は長７度の音程関係にある。 従つて、ノートレジスタ３５のシフト時におけ
る各ステージ３５−１〜３５−１２の出力から下
鍵盤で押鍵されたコードの種類を検出することが
できる。このコードの検出においては、ステージ
３５−１の出力である完全１度音程の音を示す信
号IN₁、ステージ３５−３の出力をインバータＩ
２７で反転した長２度音程の音がないことを示す
信号IN_２、ステージ３５−４の出力である短３
度音程の音を示す信号IN₃b、ステージ３５−６
の出力をインバータＩ２６で反転した完全４度音
程の音がないことを示す信号IN_４、ステージ３
５−７の出力をインバータＩ２５で反転した減５
度音程の音がないことを示す信号IN₅ステージ
３５−７の出力である減５度音程の音を示す信号
IN₅b、ステージ３５−８の出力である完全５度
音程の音を示す信号IN₅、ステージ３５−１０の
出力をインバータＩ２４で反転した長６度音程の
音がないことを示す信号IN_６、ステージ３５−
１１の出力である短７度音程の音を示す信号
IN₇bが用いられ、アンド回路Ａ５２，Ａ５３，
Ａ５４，Ａ５５によつて行われる。 アンド回路Ａ５２は短７度、減５度、短３度音
程の音を含むコードを検出するためのものであ
り、アンド回路Ａ５２の条件を論理式で示すと ・SL・IN₁・IN_２・IN₃b・IN_４・IN₅b・IN
_６・IN₇b ………(1) となる。すなわち１度音程、短３度音程、減５度
音程、短７度音程の鍵が同時に押鍵されていると
きに長２度音程、完全４度音程、長６度音程の鍵
が押圧されていないことが検出の条件となつてい
る。なお、信号SLはシフト信号、信号は後
述するコード検出信号メモリ４０の出力をインバ
ータＩ２８で反転した信号であり、まだコードの
検出がなされていないことを示す信号である。 アンド回路Ａ５３は短７度音程の音を含むコー
ド（セブンスコードあるいはマイナセブンスコー
ド）を検出するためのものであり、アンド回路Ａ
５３の条件を論理式で示すと、 ・SL・IN₁・IN_２・IN_４・IN₅・IN_６・
IN₇b ………(2) となる。すなわち１度音程、短７度音程の鍵が同
時に押鍵されているとき、長２度音程、完全４度
音程、減５度音程、長６度音程の鍵が押鍵されて
いないことが条件となつている。 アンド回路Ａ５４は完全５度音程の音を含むコ
ード（メジヤコードあるいはマイナコード）を検
出するためのものであり、アンド回路Ａ５４の条
件を論理式で示すと、 ・SL・IN₁・IN_２・IN_４・IN₅・IN₅・IN_６
………(3) となる。すなわち１度音程、完全５度音程の鍵が
同時に押鍵されているとき、長２度音程、完全４
度音程、減５度音程、長６度音程の鍵が押鍵され
ていないことが条件となつている。 ノートレジスタ３５のシフト時において、上述
の論理式(1)、(2)、(3)のいずれかが成立すると、そ
の時点でアンド回路Ａ５２，Ａ５３，Ａ５４の出
力が加わるオア回路OR５０から48μｓ幅のコー
ド検出信号CHが出力される。 コード検出信号CHはアンド回路Ａ５８，Ａ５
９，Ａ６０に加えられ、アンド回路Ａ５８，Ａ５
９、Ａ６０を動作可能にする。これによりアンド
回路Ａ５８，Ａ５９，Ａ６０からコードの種類を
表わす信号７ｂ，３ｂ，５ｂが発生される。すな
わちコード検出信号CHが出力されたとき、ステ
ージ３５−１１から短７度音程の音を示す信号
IN₇bが出力されているとアンド回路Ａ５８のア
ンド条件が成立しオア回路OR４８から短７度音
程の音を含むコード（セブンスコード）を表わす
セブンス検出信号D₇が出力される。コード検出
信号CHが出力されたとき、ステージ３５−４か
ら短３度を示す信号IN₃bが出力されているとア
ンド回路Ａ５９のアンド条件が成立し、オア回路
OR４９から短３度音程の音を含むコード（マイ
ナコード）を表わすマイナ検出信号Dmが出力さ
れる。コード検出信号CHが出力されているとき
アンド回路Ａ５２から信号が出力されているとア
ンド回路Ａ６０のアンド条件が成立し、アンド回
路Ａ６０から短７度音程、減５度音程、短３度音
程を含むコード（デミニツシユコード）を示すデ
ミニツシユ検出信号Ddが出力される。 またコード検出信号CHはコード検出信号メモ
リ４０に加えられる。コード検出信号メモリ４０
は、コード検出信号CHが加えられるとこの信号
をオア回路OR４３を介してデイレイフリツプフ
ロツプDF２３に加え、デイレイフリツプフロツ
プDF２３の出力をアンド回路Ａ５０、オア回路
OR４３を介して入力にフイードバツクすること
によりコード検出信号CHを一時記憶するもので
ある。コード検出信号メモリ４０の出力はインバ
ータＩ２８で反転され、前述したアンド回路Ａ５
２〜Ａ５４に加えられる。これはノートレジスタ
３５のシフトにおいて、前記論理式(1)、(2)、(3)の
いずれかが満足されコード検出信号CHが１度出
力されるとアンド回路Ａ５２〜Ａ５４を動作不能
とし、再び論理式(1)、(2)、(3)のいずれかが満足し
てもコード検出信号CHを出力しないようにする
ためである。すなわち最初に検出されたコードが
優先され、その後はコード検出が行われないよう
になる。 このコード検出信号メモリ４０のアンド回路Ａ
５０には第１６図に示す回路によつて形成された
信号CCLがインバータＩ６０で反転した信号
が加えられており、この信号によつて
コード検出信号メモリ４０の記憶はクリアされる
ようになつている。信号CLLは第１６図に示す
ようにメモリ機能が選択されていることを示す信
号MM（第１１図のアンド回路Ａ６６の出力）を
インバータＩ２０３で反転した信号とブロツ
ク検出回路２の自動ベースコード処理用回路１５
−１の出力Ａ１Ｐのアンド条件をとつたアンド回
路Ａ２０１の出力及び、信号MMをデイレイフリ
ツプフロツプDF１０１に加え、このデイレイフ
リツプフロツプDF１０１の出力をインバータＩ
２０４で反転した信号と信号MMとのアンド条件
をとつたアンド回路Ａ２０２の出力、すなわち信
号MMの立上りの48μｓの間だけ“１”となる信
号MMPとチヤンネルプロセツサ２００（第１
図）から送られた下鍵盤の鍵が新らたに押圧され
たことを示す信号LKNKとが加えられたオア回路
OR１０１の出力をオア回路１０２に加えて得た
ものである。すなわち信号CCLを論理式で示す
と CCL＝Ａ１Ｐ・＋MMP＋LKNK となる。 従つてコード検出信号メモリ４０は、メモリ機
能が選択されていない場合はブロツク検出回路２
の自動ベースコード処理用回路１５−１から信号
Ａ１Ｐが出力される毎にクリアされ、またメモリ
機能が選択されている場合は信号MMの立上り部
でクリアされるが信号Ａ１Ｐによつてはクリアさ
れない。なお下鍵盤で新たに鍵が押圧されたとき
にはメモリ機能が選択されているいないにかかわ
らずコード検出信号メモリ４０はクリアされる。 アンド回路Ａ５５（第１０図）はコードが成立
しない場合に用いられるノンコード信号Ｎを発生
させるためのものである。アンド回路Ａ５５の条
件は論理式で示すと ・SL・IN₁ ………(4) となる。ここで信号はノンコード信号メモ
リ３６の出力をインバータＩ２９で反転したもの
であり、まだノンコード信号Ｎが発生されていな
いことを示す信号である。 従つてアンド回路Ａ５５はノートレジスタ３５
のシフトによつてステージ３５−１から最初に信
号IN₁が出力されると成立し、ノンコード信号NC
を出力する。この信号Ｎはノンコード信号メモリ
３６に加えられる。ノンコード信号メモリ３６は
ノンコード信号Ｎが加えられるとこの信号をオア
回路OR４４を介してデイレイフリツプフロツプ
DF２４に加え、このデイレイフリツプフロツプ
DF２４の出力をアンド回路Ａ５１、オア回路OR
４４を介して入力にフイードバツクすることによ
りノンコード信号Ｎを一時記憶するものである。
ノンコード信号メモリ３６のデイレイフリツプフ
ロツプDF２４の出力はインバータＩ２９で反転
され、アンド回路Ａ５５に加えられる。すなわち
最初に出力されたノンコード信号Ｎのみ優先され
るようになつている。 このコード検出信号CH及びノンコード信号Ｎ
は後述する根音の検出に用いられる。なお、ノン
コード信号メモリ３６のアンド回路Ａ５１にはブ
ロツク検出回路２（第５図）の自動ベース処理用
回路１５−１，１５−２の各出力Ａ１Ｐ，Ａ２Ｐ
がオア回路OR１５、インバータＩ３０を介して
加えられており、ノンコード信号メモリ３６の記
憶は信号Ａ１Ｐ，Ａ２Ｐが出力される毎にクリア
される。 自動ベースコード処理用回路１５−２から信号
Ａ２Ｐが出力されるとデコーダ１０（第９図）の
アンド回路Ａ３０から信号Ａ２Ｔが出力される。
この信号Ａ２Ｔはオア回路OR３２を介し、シフ
ト信号SLとしてノートレジスタ３５に加えられ
る。従つてノートレジスタ３５の各ステージ３５
−１〜３５−１２に記憶された信号は再び右方に
シフトされる。これにより前述と同様にしてコー
ド検出信号CH、ノンコード信号Ｎが発生され
る。しかし、ここではコード検出信号CHは用い
られない。すなわちフインガーコード機能又はカ
スタム機能が選択された場合において、コードが
検出されなかつたときのみ仮根音を検出するため
にノンコード検出信号Ｎが用いられる。 根音の検出 フインガーコード機能が選択された場合におい
て根音の検出はコード検出信号CH又はノンコー
ド検出信号Ｎを用いて行われる。ブロツク検出回
路２（第５図）の自動ベースコード処理用回路１
５−１から信号Ａ１Ｐが出力されると（第１５図
１参照）、この信号Ａ１Ｐはオア回路OR１５を介
し、信号APとしてノート検出回路４（第６図）
の各検出回路１７−７〜１７−１２のオア回路
OR１６に加えられ、検出回路１７−１〜１７−
１２の出力ライン２１〜３２から各ノートを示す
信号が順次出力される（第１５図３〜１４参
照）。このとき前述したノートレジスタ３５には
シフト信号SLが加えられ、各ステージ３５−１
〜３５−１２に記憶された信号が順次右方にシフ
トされる。ここで検出回路１７−１〜１７−１２
からの信号の発生は48μｓ毎に行われ、またノー
トレジスタ３５のシフトは48μｓ毎に行われるの
で両者は完全に同期している。例えば最初にステ
ージ３５−２に記憶されていたノートＣ#を示す
信号がステージ３５−１にシフトされ、ステージ
３５−１から信号IN₁が出力されると、これに同
期してノート検出回路４の検出回路１７−２の出
力ライン２２からノートＣ#を示す信号が出力さ
れる。また最初にステージ３５−５に記憶されて
いたノートＥを示す信号がステージ３５−１まで
シフトされ、ステージ３５−１から信号IN₁が出
力されると、これに同期してノート検出回路４の
検出回路１７−５の出力ライン２５からノートＥ
を示す信号が出力される。すなわち、ノート検出
回路４からはノートレジスタ３５のステージ３５
−１から出力される信号IN₁に同期して当該ノー
トを示す信号が出力される。従つてコード検出時
点でノート検出回路４から出力される信号を検出
すれば、この信号はコード成立時における完全一
度音程の音、すなわち根音にほかならない。 ノートレジスタ３５の出力が前述した論理式
(1)、(2)、(3)のいずれかを満足し、オア回路OR５
０からコード検出信号CHが出力されると、この
信号は制御信号形成回路１１（第９図）のアンド
回路Ａ３７に加えられる。アンド回路Ａ３７の他
の入力にはフアンクシヨンデータメモリ６−２
（第１１図）に記憶されたフインガコード機能が
選択されていることを示す信号FC及び自動ベー
スコード処理用回路１５−１による処理時間であ
ることを示す信号Ａ１Ｔが加えられている。従つ
てアンド回路Ａ３７はコード検出信号CHが加わ
ると動作可能となり、信号“１”を出力し、この
信号“１”はオア回路OR３８を介し、根音ロー
ドLKNとしてキーコードレジスタ９（第１２
図）のステージ９−１〜９−４の各アンド回路Ａ
７８に加えられる。これにより各アンド回路Ａ７
８は動作可能となり、このときノート検出回路４
のエンコーダ３４から出力されているノトコード
NC₁〜NC₄を根音を示すノートコードとしてオア
回路OR６１を介してデイレイフリツプフロツプ
DF３７のデータ入力に加える。このデイレイフ
リツプフロツプDF３７の出力はアンド回路Ａ７
９、オア回路Ｒ６１を介してデイレイフリツプフ
ロツプDF３７の入力にフイードバツクされ、加
えられた根音を示すノートコードNC₁〜NC₄を保
持する。なおアンド回路Ａ７９の他の入力には根
音ロード信号LKNをインバータＩ４１で反転し
た信号が加えられており、根音ロード信号LKN
が加えられるとそれまで記憶されていた根音を示
すノートコードはクリアされる。 またアンド回路Ａ３７（第９図）の出力はオア
回路OR３９を介し、Ｑメモリ３９に加えられ
る。Ｑメモリ３９は加えられた信号をオア回路
OR６０を介してデイレイフリツプフロツプDF３
５に加え、このフリツプフロツプDF３５の出力
をアンド回路Ａ７６、オア回路OR６０を介して
入力にフイードバツクするようになつており、加
えられた信号を記憶する。 ところで、ノートレジスタ３５のシフトにおい
て論理式(1)、(2)、(3)が１回も成立しないとコード
検出信号CHは発生しないので、根音を検出する
ことができない。このときはノートレジスタ３５
に記憶された信号のうち、最右方にある信号すな
わち最も低音側の信号の示すノートの音が仮根音
として検出される。このときの仮根音の検出は自
動ベースコード処理用回路１５−２から信号Ａ２
Ｐ（第１５図２参照）が出力され、ノートレジス
タ３５が再びシフトされたとき出力されるノンコ
ード信号Ｎを用いて行われる。すなわちノートレ
ジスタ３５のシフトにおいて最右方のステージに
記憶された信号がステージ３５−１までシフトさ
れると、アンド回路Ａ５５のアンド条件が成立し
ノンコード信号Ｎが出力される。またこのときノ
ート検出回路４からは最右方のステージに記憶さ
れていた信号のノートを示す信号が出力される。 ノンコード信号Ｎはアンド回路Ａ３６（第９
図）に加えられる。アンド回路Ａ３６の他の入力
には前述したＱメモリ３９の出力をインバータＩ
２１で反転した信号、すなわちコードが成立しな
かつたことを示す信号と、フインガーコード機能
を選択するFCと自動ベースコード処理用回路１
５−２の出力Ａ２Ｐに基づく信号Ａ２Ｐ（第１５
図１６参照）が加えられている。従つて、このと
きアンド回路Ａ３６のアンド条件が成立し、信号
“１”を出力する。この信号“１”はオア回路OR
３８を介し、根音ロード信号LKNとして、キー
コードレジスタ９（第１２図）に加えられる。こ
れによりキーコードレジスタ９はこのときノート
検出回路４のエンコーダ３４から発生されている
ノートコードNC₁〜NC₄を仮根音を示す信号とし
て読み込む。 なお、前述したようにメモリ機能が選択された
場合は、一旦コード検出信号CHが発生され、こ
の信号CHがコード検出信号メモリ４０（第１０
図）に記憶されると、この記憶は新らたに鍵が押
圧されない限りクリアされないようになつている
ので例え一部の鍵を離鍵し、これによつて残りの
鍵が新らたなコードを形成してもコード検出信号
CHが生じない。これによつてアンド回路Ａ３７
（第９図）のアンド条件は成立しないので根音の
検出は行われない。 シングルフインガー機能が選択された場合は、
下鍵盤で押鍵された音が根音とされる。この場合
の根音の検出はノンコード信号Ｎを用いて行われ
る。シングルフインガー機能が選択されている場
合は下鍵盤では単一の鍵が押圧される。ノートレ
ジスタ３５のシフトにおいてこの鍵のノートを示
す信号がステージ３５−１までシフトされるとノ
ンコード信号Ｎが発生される。このノンコード信
号はアンド回路Ａ３８（第９図）に加えられる。
アンド回路Ａ３８の他の入力にはシングルフイン
ガー機能を選択する信号SFと自動ベースコード
処理用回路１５−１の出力Ａ１Ｐに基づく信号Ａ
１Ｔが加えられている。従つてこのときアンド回
路Ａ３８のアンド条件が成立し、信号“１”を出
力する。この信号“１”はオア回路OR３８を介
し、根音ロード信号LKNとして、キーコードレ
ジスタ９（第１２図）に加えられる。これにより
キーコードレジスタ９はこのときノート検出回路
４のエンコーダ３４から発生されているノートコ
ードNC₁〜NC₄を根音を示す信号として読み込
む。 カスタム機能が選択された場合は、ペダル鍵盤
で押鍵された音が根音とされる。ブロツク検出回
路２でペダル鍵盤のキースイツチを含むブロツク
Ｐが抽出され、デコーダ１０のアンド回路Ａ２６
（第９図）から信号PTが出力されるとこの信号
PTはアンド回路Ａ３５に加えられる。アンド回
路Ａ３５の他の入力にはカスタム機能を選択する
信号CAとステートS₃の最後の48μｓの間“１”
となる信号TTPが加えられている。従つてアン
ド回路Ａ３５はノート検出回路４からペダル鍵盤
で押圧された鍵盤のノートを示す信号が出力され
ているときアンド条件が成立し、信号“１”を出
力する。この信号“１”はオア回路OR３８を介
し、根音ロード信号LKNとしてキーコードレジ
スタ９（第１２図）に加えられ、このときノート
検出回路４のエンコーダ３４から出力されている
ノートコードNC₁〜NC₄が、根音を示す信号とし
て読み込まれる。 フインガーコード機能が選択された場合のキーコ
ードデータの発生 フインガーコード機能が選択された場合は、下
鍵盤で押鍵された複数の音に基づいて、自動コー
ド演奏及び自動ベース演奏が行なわれる。すなわ
ち自動コード演奏を行うためのコード音を示すキ
ーコードデータは実際に押圧された下鍵盤のキー
スイツチからの信号に基づき発生され、自動ベー
ス演奏を行なうためのベース音を示すキーコード
データは前述のようにしてキーコードレジスタ９
（第１２図）に読み込まれた根音を示すノートコ
ードNC₁〜NC₄及びオクターブコードOC₁，OC₂
と、コード検出回路５（第１０図）から発生され
るコードの種類を示す信号Ｄ７またはＤ_nまたは
Ddに基づき形成される。 下鍵盤で押圧されている鍵の音が所定のコード
を形成していると、コード検出回路５からコード
検出信号CHが発生され、これに応じて制御信号
形成回路１１（第９図）のアンド回路Ａ３７のア
ンド条件が成立し、オア回路OR３８から根音ロ
ード信号LKNが出力される。この根音ロード信
号LKNはキーコードレジスタ９に加えられる。
またアンド回路Ａ３７の出力はオア回路OR４
１、オア回路OR５７を介してデイレイフリツプ
フロツプDF３２に加えられ、48μｓ遅延された
後に自動ベースコード用データ選択信号AKDと
してアンド回路Ａ８５（第１２図）に加えられ
る。アンド回路Ａ８５の他の入力には、後述する
シフトレジスタ５４（第１３図）からのベースパ
ターンを示す信号T₁，T₂，T₄，T₈、及びフアン
クシヨンデータメモリ６−５（第１１図）からの
コンスタント機能が選択されていることを示す信
号CONとが加わるオア回路OR８８（第１３図）
の出力信号 ^TＢが加えられている。従つてアンド
回路Ａ８５はベースパターンT₁，T₂，T₄，T₈が
生じているかあるいはコンスタント機能が選択さ
れていときそのアンド条件が成立し、信号“１”
をオア回路OR６４を介してアンド回路Ａ８１，
Ａ８２，Ａ８３，Ａ８４に加え、アンド回路Ａ８
１〜Ａ８４を動作可能にする。 アンド回路Ａ８１〜Ａ８４の他の入力にはキー
コードレジスタ９のステージ９−１〜９−４の出
力が加えられており、キーコードレジスタ９に一
時保持されている根音のノートを示すノートコー
ドNC₁〜NC₄をアンド回路Ａ８１〜Ａ８４、オア
回路OR６５〜OR６８を夫々介して加算器１２−
１〜１２−４の入力Ａに加える。またこのときア
ンド回路Ａ８５の出力AKD・TBは第９図のオア
回路OR２９に加えられ、デイレイフリツプフロ
ツプDE１７からベース音（ペダル鍵盤の音）を
示す信号Ｐをチヤンネルプロセツサ２００（第１
図）に送出する。 加算器１２−１〜１２−４の入力Ｂには従音形
成用データSD₁〜SD₄が加えられている。この従
音形成用データSD₁〜SD₄は所定の音程を表わす
信号であり、従音形成用データ発生回路１３（第
１３図）において形成される。 フアンクシヨンデータ転送回路７（第１１図）
から転送されたフアンクシヨンデータに応じて制
御データ記憶装置３００（第１図）から読み出さ
れた各種リズム等のパターンに関連したタイミン
グを示す制御データは反転シリアル信号の形
で端子 ^Tに加えられる。この信号はインバ
ータＩ４９で反転され、信号PDとなり、シフト
レジスタ５４に加えられる。このシフトレジスタ
５４は２相クロツクφ_１，φ_２によつて動作する
ようになつており、クロツクφ_１，φ_２に同期し
て各ステージ５４−１〜５４−１７に各制御デー
タを順次読み込む。ここでステージ５４−１４〜
５４−１７に読み込まれる信号は回路のテスト用
信号Tx₃，Tx₂，Tx₁，Tx₀であり、ステージ５４
−１０〜５４−１３に読み込まれる信号はベース
パターンを示す４ビツトの信号T₈，T₄，T₂，T₁
であり、ステージ５４−８，５４−９に読み込ま
れる信号はコード音の発音タイミングを示すコー
ドタイミング信号Tc′，Tcで、信号Tc′は特にル
ンバ用の時間の長い信号であり、ステージ５４−
７に読み込まれる信号は自動リズム演奏装置（デ
ジタルストーンジエネレータ４００（第１図）内
に設けられる）がオンしていることを示すリズム
オン信号RHYであり、ステージ５４−６に読み
込まれる信号はスローロツク用信号SRであり、
ステージ５４−２〜５４−５に読み込まれる信号
はアルペジオパターンを示す信号Ar₄，Ar₃，
Ar₂，Ar₁であり、ステージ５４−１に読み込ま
れる信号はテスト用の信号TESTである。なお上
記信号のうちアルペジオパターンを示す信号
Ar₄，Ar₃，Ar₂，Ar₁、スローロツク用信号SR、
コードタイミング信号Tc′はチヤンネルプロセツ
サ２００（第１図）に設けられた自動アルペジオ
演奏装置等で用いられるもので、図示した回路内
では用いられないので詳細な説明は省略する。 シフトレジスタ５４の各ステージ出力はトラン
ジスタTR₁₁〜TR₂₇に加えられ、トランジスタ
TR₁₁〜Tr₂₇は、同期信号SY４８をデイレイフリ
ツプフロツプDF５１で１μｓ遅延した信号及び
同期信号SY４８をトランジスタTR₁₀によつて１
μｓのパルスφ_１でゲートした信号が加わるアン
ド回路Ａ１２０の出力によつてゲート制御されて
いる。従つてトランジスタTR₁₁〜TR₂₇はクロツ
クパルスφの最初の１μｓの間だけオンし、シフ
トレジスタ５４の各ステージに読み込まれた信号
を１μｓ幅の信号として出力し、そしてアンド回
路Ａ１２０の出力が“０”となつた後はその状態
がホールドされる。 他方、コード検出回路５（第１０図）で発生さ
れたコードの種類を表わすセブンス検出信号
D₇、マイナ検出信号Dm、デミニツシユ検出信号
Ddは夫々コードメモリ５５−１，５５−２，５
５−３に加えられる。コードメモリ５５−１〜５
５−３にはその詳細がコードメモリ５５−３に代
表て示されているように加えられた信号をオア信
号OR７５を介してデイレイフリツプフロツプDF
４７に加え、デイレイフリツプフロツプDF４７
の出力をアンド回路Ａ４９、オア回路OR７５を
介して入力にフイードバツクすることにより信号
を記憶するものである。なお、アンド回路Ａ９４
の他の入力には第１６図に示した回路で形成され
た信号CMCLが加えられており、コードメモリ５
５−１〜５５−３に記憶された信号はこの信号
CMCLによつてクリアされるようになつている。
信号CMCLは第１６図に示すようにメモリ機能が
選択されていないことを示す信号とシングル
フインガ機能が選択されていることを示す信号
SDが加えられるオア回路OR１３の出力とブロツ
ク検出回路２の自動アルペジオ処理用回路１６の
出力ARPとのアンド条件をとつたアンド回路Ａ
２０３の出力及び、前述したオア回路OR１０１
の出力及び信号SFをインバータＩ２０５で反転
した信号とのアンド条件をとつたアンド回路
Ａ２０４の出力をノア回路NR２０を介して取り
出したものである。すなわち信号CMCLを論理式
で示すと CMCL＝ ・（〓〓＋）＋（＋）・〓
〓 となる。 従つてコードメモリ５５−１〜５５−３は、メ
モリ機能が選択されてない場合はブロツク検出回
路２の自動アルペジオ処理用回路１６から信号
ARPが出力される毎にクリアされ、またシング
ルフインガ機能が選択されている場合も同様に信
号ARPが出力される毎にクリアされる。しかし
メモリ機能が選択されている場合には信号MMの
立上り部でコードメモリ５５−１〜５５−３はク
リアされるが信号ARPによつてはクリアされな
い。また下鍵盤で新らたに鍵が押圧されたときに
はシングルフインガ機能が選択されていないとい
う条件でコードメモリ５５−１〜５５−３はクリ
アされる。 従音形成用データSD₁〜SD₄はシフトレジスタ
５４から読み出されたベースパターンを示す信号
T₁，T₂，T₄，T₈に応じて発生される。ベースパ
ターンを示す信号T₁〜T₈は４ビツトのコード信
号からなり、信号T₁〜T₈によつて発音する従音
の根音に対する音程が指定される。 ベースパターンを示す信号T₁〜T₈が発生され
ると、この信号T₁〜T₈はオア回路OR８８を介
し、信号 ^TＢとして出力される。そして、この信
号 ^TＢはインバータＩ６１で反転されてアンド回
路Ａ９７に加えられ、またこの信号 ^TＢはデイレ
イフリツプフロツプDF４９で48μｓ遅延された
後、アンド回路Ａ９７の他の入力に加えられる。
従つてアンド回路Ａ９７の出力は信号 ^TＢの最後
の48μｓの間のみ“１”となりこの信号はインバ
ータＩ２６、アンド回路Ａ９５、オア回路OR７
６、インバータＩ４７を介してアンド回路Ａ１２
２に加えられる。アンド回路Ａ１２２の他の入力
にはアンド回路Ａ８５（第１２図）の出力信号
AKD・TBが加えられている。従つて、このとき
アンド回路Ａ１２２のアンド条件は成立し、信号
“１”をアンド回路Ａ１００〜Ａ１１２に加え、
アンド回路Ａ１００〜Ａ１１２を動作可能にす
る。 アンド回路Ａ１００〜Ａ１１２にはベースパタ
ーンを示す信号T₁，T₂，T₄，T₈又はこの信号
T₁，T₂，T₄，T₈を夫々インバータＩ５８，Ｉ５
７，Ｉ５６，Ｉ５５で反転した信号が加えられて
いる。またアンド回路Ａ１００〜Ａ１１２には
夫々コードメモリ５５−１〜５５−３に記憶され
ている検出コードの種類を表わす信号D₇，Dm，
Ddに基づく信号が加えられている。従つて加え
られるベースパターンを示す信号T₁，T₂，T₄，
T₈及びコードメモリ５５−１〜５５−３に記憶
されている信号D₇，Dm，Ddに応じてアンド回路
Ａ１００〜Ａ１１２のうちの所定のアンド回路の
アンド条件が成立し、信号“１”を出力する。 例えば検出コードの種類が短７度音程を含むセ
ブンスコードであり、コードメモリ５５−１にセ
ブンス検出信号D₇が記憶され、コードメモリ５
５−２，５５−３には信号が記憶されていない場
合、ベースパターン信号T₁，T₂，T₄，T₈が
“1000”のときは、オア回路８４を介して出力さ
れるコードメモリ５５−２からの信号“０”をイ
ンバータＩ５１で反転した信号“１”が加えられ
るアンド回路Ａ１００及びベースパターン信号
T₁，T₂，T₄，T₈のみが加わるアンド回路Ａ１０
１の２つのアンド回路のアンド条件が同時に成立
する。またベースパターン信号T₁，T₂，T₄，T₈
が“0100”のときはオア回路OR８３を介して出
力されるコードメモリ５５−３からの信号“０”
をインバータＩ５０で反転した信号“１”が加わ
るアンド回路Ａ１０２及びベースパターン信号
T₁，T₂，T₄，T₈のみが加わるアンド回路Ａ１０
３の２つのアンド回路のアンド条件が同時に成立
する。またベースパターン信号T₁，T₂，T₄，T₈
が“1100”のときはインバータＩ５０の出力が加
わるアンド回路１０５のアンド条件が成立し、ベ
ースパターン信号T₁，T₂，T₄，T₈が“0010”の
ときはインバータＩ５１の出力またはインバータ
Ｉ５０の出力とオア回路OR５８を介して加わる
コードメモリ５５−１からの信号のアンド条件を
とつたアンド回路Ａ１２１の出力がオア回路OR
８６を介して加わるアンド回路Ａ１０６のアンド
条件が成立し、ベースパターン信号T₁，T₂，
T₄，T₈が“1010”のときはベースパターン信号
のみが加わるアンド回路Ａ１０８のアンド条件が
成立し、ベースパターン信号T₁，T₂，T₄，T₈が
“0110”のときはオア回路OR８５の出力がオア回
路OR８７を介して加わるアンド回路Ａ１０９の
アンド条件が成立し、ベースパターン信号T₁，
T₂，T₄，T₈が“1110”のときはオア回路OR８５
の出力が加わるアンド回路Ａ１１１のアンド条件
が成立し、ベースパターン信号T₁，T₂，T₄，T₈
が“0001”のときはベースパターン信号のみが加
わるアンド回路Ａ１１３のアンド条件が成立す
る。 アンド回路Ａ１００〜Ａ１１２の出力はオア回
路OR７８〜OR８１からなるエンコーダ５６に加
えられる。エンコーダ５６はアンド回路Ａ１００
〜Ａ１１２の出力に応じて従音形成用データSD₁
〜SD₅を発生する。 またベースパターン信号T₁，T₂，T₄，T₈が
“1111”のときは信号AKD− ^TＢが生じている条
件でアンド回路Ａ１１３のアンド条件が成立し、
信号SD₅を出力する。なおこのアンド回路Ａ１１
３はコンスタント機能が選択されていることを示
す信号CONをインバータＩ４８で反転した信号
が加えられており、コンスタント機能が選択され
ているときには不動作にされている。 このベースパターン信号T₁〜T₈と従音形成用
データSD₁〜SD₅との関係を表に示すと第７表〜
第10表のようになる。なお、第７表はコードメモ
リ５５−１〜５５−３のいずれにも信号が記憶さ
れていない場合、すなわち検出コードの種類がメ
ージヤコードである場合を示し、第８表はコード
メモリ５５−１のみにセブンス検出信号D₇が記
憶されているセブンスコードが検出されている場
合を示し、第９表はコードメモリ５５−２のみに
マイナス検出信号Dmが記憶されているマイナコ
ードが検出されている場合を示し、第10表はコー
ドメモリ５５−３にデミニツシユ検出信号Ddが
記憶され、他のコードメモリ５５−１，５５−２
にセブンス検出信号D₇、マイナ検出信号Dmが記
憶されている場合を示す

【表】

【表】

【表】

【表】

【表】

【表】 このようにして従音形成用データ発生回路１３
で発生された従音形成用データSD₁〜SD₅のうち
信号SD₁〜SD₄は加算器１２−１〜１２−４（第
１２図）の入力Ｂに加えられる。 従音形成用データSD₁〜SD₄は前述したように
所定の音程を表わしており、この音程と従音形成
用データSD₁〜SD₄との関係を表に表わすと第11
表のようになる。ただしこの実施例では第11表に
示した従音形成用データのうち完全１度、短２
度、長２度、完全４度を示す信号は用いられてい
ない。

【表】 加算器１２−１〜１２−４は入力Ａに加わる根
音のノートを示すノートコードNC₁〜NC₄と入力
Ｂに加わる従音形成用データSD₁〜SD₄とを加算
して所望の従音のノートを示す信号を形成する。 ところで根音のノートを示す信号であるノート
コードNC₁〜NC₄の値は前述した第５表に示され
ているように連続して増加する値をとらない。す
なわちノートＣ#を表わすノートコード“0001”
の前にコード“0000”を欠き、ノートＤ#を表わ
すノートコード“0011”とノートＥを表わすノー
トコード“0101”の間にコード“0100”を欠き、
ノートＦ#を表わすノートコード“0111”とノー
トＧを表わすノートコード“1001”との間にコー
ド“1000”を欠き、ノートＡを表わすノートコー
ド“1011”とノートＡ#を表わすノートコード
“1101”との間にコード“1100”を欠いており、
この欠いたコードのうちの１つ“1100”を低音側
のＣ音「Ｃ_L」を表わすノートコードとしてい
る。この点を注目してノートコードNC₁〜NC₄を
再度表に表わすと第12表のようになる。

【表】 このようにノートコードNC₁〜NC₄を定めたの
は４ビツトのデータであるノートコードNC₁〜
NC₄を循環的な信号とし従音の形成を容易にする
ためであるが、ノートコードNC₁〜NC₄と従音形
成用データSD₁〜SD₄との加算結果がノートコー
ドとして用いていないコード“0000”、“0100”、
“1000”となつたりコード“1100”となつたりす
ると従音を形成することができない。そこでノー
トコードNC₁〜NC₄の下位２ビツトNC₁，NC₂を
従音形成データの第１ビツトの信号SD₁又は第２
ビツトの信号SD₂に基づき数値補正をするように
なつている。 この数値補正はアンド回路Ａ８６，Ａ８７，Ａ
８８を用いて行なわれる。すなわちアンド回路Ａ
８６には従音形成用データの第１ビツトの信号
SD₁及びオア回路OR６５の出力であるノートコ
ードNC₁〜NC₄の第１ビツトNC₁及びオア回路OR
７２の出力であるノートコードNC₁〜NC₄の第２
ビツトNC₂が加えられており、アンド回路Ａ８７
には従音形成用データの第２ビツトの信号SD₂及
びオア回路OR６５の出力信号NC₁及びオア回路
OR７２の出力信号NC₂が加えられており、アン
ド回路Ａ８８には従音形成用データの第２ビツト
の信号SD₂及びオア回路OR７１の出力であるノ
ートコードNC₁〜NC₄の第１ビツトNC₁をインバ
ータＩ４５で反転した信号及びオア回路OR７２
の出力信号NC₂が加えられており、 論理式 NC₁・NC₂・SD₁ ……(5) NC₁・NC₂・SD₂ ……(6) ₁・NC₂・SD₂ ……(7) のいずれか１つが成立すると信号“１”をオア回
路OR７０を介して加算器１２−１のキヤリイ入
力Ciに加え“１”を加算する。 例えば、ノートＤを表わすノートコードNC₄〜
NC₁“0011”と長３度音程を表わす従音形成用デ
ータ“0101”を加算すると値“1000”となり、こ
の値“1000”はノートコードNC₄〜NC₁として用
いられていない。しかし、このときはアンド回路
Ａ８６のアンド条件が成立し、値“１”を加算結
果“1000”に加算することにより、ノートＧを表
わすノートコードNC₄〜NC₁“1001”に変換す
る。このようにして加算結果がノートコードNC₄
〜NC₁として用いられていないコード又はコード
“1100”になつたときには適宜値“１”が加算さ
れ、数値補正が行なわれる。 また加算器１２−１〜１２−４の加算結果が
“1111”を超えたときに加算器１２−４から発生
されるキヤリイ信号は前述したアンド回路Ａ８５
の出力“１”により動作可能となつているアンド
回路Ａ９１を介して加算器１２−５に加えられ
る。 従音形成用データSD₁〜SD₅のうち信号SD₅は
ノア回路NR７、オア回路OR７３を介して夫々加
算器１２−５，１２−６の入力Ａに加えられる。
信号SD₅は１オクターブの音程を示すものであ
り、信号SD₅が“１”のときにはデイレイフリツ
プフロツプDF４４〜DF４６から発生されるオク
ターブデータB₁〜B₃を１オクターブ高める。信
号SD₅が“０”であるとキーコードレジスタ９の
ステージ９−５，９−６からのオクターブコード
OC₁，OC₂（夫々信号“０”）によつて加算器１
２−５，１２−６の入力Ａには夫々信号“１”、
“０”が加わり、デイレイフリツプフロツプDF４
４〜DF４６からは第１オクターブを示すオクタ
ーブデータB₁〜B₃が発生される。しかし、この
状態でSD₅が“１”となると加算器１２−５，１
２−６の入力Ａには夫々信号“０”、“１”が加わ
り、デイレイフリツプフロツプDF４４〜DF４６
からは１オクターブ高い第２オクターブを示すオ
クターブデータB₁〜B₃が発生される。 下鍵盤で押圧された鍵の音によつて所定のコー
ドが成立した後、押鍵変更によりコードが成立し
なくなつた場合はこのコードの不成立前に成立し
ていたコードの根音が再び用いられる。下鍵盤で
押圧された鍵の音が所定のコードを形成すると前
述のようにして制御信号形成回路１１のアンド回
路Ａ３７（第９図）のアンド条件が成立し、信号
“１”がオア回路３９を介してＱメモリ３９に加
えられ、Ｑメモリ３９に信号“１”が記憶され
る。 下鍵盤で押圧された鍵が押鍵変更され、コード
が成立しなくなると、ノンコード信号メモリ３６
（第１０図）の出力NCHは“１”となり、この信
号“１”は制御信号形成回路１１（第９図）のア
ンド回路Ａ３２に加えられる。アンド回路Ａ３２
の他の入力にはコード検出信号メモリ４０の出力
CHHをインバータＩ２３で反転した信号及びＱ
メモリ３９の出力Q′が加えられている。従つて
アンド回路Ａ３２は動作可能となり信号“１”を
アンド回路Ａ４１に加える。これにより、信号
TTPのタイミングでアンド回路Ａ４１は信号
“１”を出力し、この信号“１”はオア回路OR４
１、オア回路OR５７を介しデイレイフリツプフ
ロツプDF３２に加えられる。そしてこの信号は
48μｓ遅延された後自動ベースコード用データ選
択信号AKDとしてアンド回路Ａ８５（第１２
図）に加えられ、前述と同様にして従音形成動作
が行なわれる。 なお、信号Ａ１Ｔの最後の48μｓの間になると
アンド回路Ａ４０のアンド条件が成立し、信号
“１”がノア回路NR８を介してＱメモリ３９のア
ンド回路Ａ７６に加えられ、メモリ３９に記憶さ
れた信号はクリアされる。またＱメモリ３９のア
ンド回路Ａ７６には、フアンクシヨンデータメモ
リ６−１〜６−３（第１１図）の各出力に基づき
形成された信号AICLが加えられている。この信
号AICLは、フアンクシヨンデータメモリ６−１
〜６−３の各オア回路OR５１の出力と各デイレ
イフリツプフロツプDF２５の出力との排他的論
理和をとつた排他的論理和回路ER１１，ER１
２，ER１３の出力をノア回路NR２、インバータ
Ｉ３５を介して取り出した信号及び第１６図に示
す回路から形成された信号MMP′をノア回路NR
２１に加えて得たものである。なおここで信号
MMP′は第１６図に示すようにメモリ機能が選択
されていることを示す信号MMをインバータＩ２
０７で反転した信号と信号MMをデイレイフリツ
プフロツプDF１０１に加え48μｓ遅延させた信
号とのアンド条件をとつたアンド回路Ａ２０５の
出力で、信号MMの立下り部分において生じる48
μｓ幅のパルス信号である。 従つてＱメモリ３９はシングルフインガ機能を
選択するフアンクシヨンスイツチあるいはフイン
ガコード機能を選択するフアンクシヨンスイツチ
あるいはカスタム機能を選択するフアンクシヨン
スイツチの投入時及びメモリ機能が選択されてい
ることを示す信号MMのオフ時（例えばメモリ機
能を選択するフアンクシヨンスイツチのオフ時）
にもその記憶はクリアされる。 なお、下鍵盤で押圧されている鍵が離鍵あるい
は押鍵変更され、根音が変化する際には次のよう
にして従音形成用データSD₁〜SD₅の発生が一時
インヒビツトされる。すなわち、キーコードレジ
スタ９（第１２図）のステージ９−１〜９−４の
各デイレイフリツプフロツプDF３７のデータ入
力に加わる信号及び出力信号は夫々排他的オア回
路ER１〜ER４に加えられ、排他オア回路ER１
〜ER４の出力はオア回路OR６３を介して第１３
図のオア回路OR７６に加わり、オア回路OR７６
の出力はインバータＩ４７で反転され、アンド回
路Ａ１２２に加えられる。従つてキーコードレジ
スタ９のデイレイフリツプフロツプDF３７に加
わる信号が変化すると排他オア回路ER１〜ER４
のいずれかの出力が“１”となり、これによつて
アンド回路Ａ１２２が不動作となつて従音形成用
データSD₁〜SD₅の発生がインヒビツトされる。 またオア回路OR６３（第１２図）にはフアン
クシヨンデータメモリ６−５（第１１図）に記憶
されたコンスタント機能を選択する信号CON及
び前述した自動ベースコード用データ選択信号
AKDをインバータＩ４２で反転した信号が加え
られており、コンスタント機能が選択されている
場合あるいは自動ベースコード用データ選択信号
AKDが発生されていない場合にも同様にして従
音形成用データSD₁〜SD₅の発生がインヒビツト
される。 次にメモリ機能が選択された場合について説明
する。 メモリ機能を選択するフアンクシヨンスイツチ
が投入されフアンクシヨンデータメモリ６−４
（第１１図）に信号Ｍが記憶されていると、この
信号Ｍはアンド回路Ａ６６に加えられる。アンド
回路Ａ６６の他の入力にはフアンクシヨンデータ
メモリ６−５の出力であるコンスタント機能が選
択されていることを示す信号CON及びシフトレ
ジスタ５４（第１３図）からのリズムがオンして
いることを示す信号RHYが加えられているオア
回路OR５２の出力と、前述したノア回路NR２の
出力が加えられる。従つてアンド回路Ａ６６はコ
ンスタント機能が選択されているかあるいはリズ
ムがオンしているという条件で動作可能となり、
メモリ信号MMを出力する。この信号MMはＭメ
モリ３８（第９図）の信号保持用アンド回路Ａ７
５に加えられる。ところでＭメモリ３８にはオア
回路OR３８の出力である根音ロード信号LKNが
加えられており、この信号LKNはＮメモリ３８
のオア回路OR５９を介してデイレイフリツプフ
ロツプDF３４に加えられる。従つて、メモリ信
号MMが生じているときに根音ロード信号LKNが
出力されるとこの信号はＭメモリ３８に記憶され
る。 Ｍメモリ３８の出力M′はアンド回路Ａ４２に
加えらる。アンド回路Ａ４２の他の入力にはノン
コード信号メモリ３６の出力NCHをインバータ
Ｉ２２で反転した信号が加えられている。このア
ンド回路Ａ４２の条件を論理式で示すと FC・M′・AIT・TTP・ ……(8) となる。 従つて離鍵後においてアンド回路Ａ４２は動作
可能となり、信号“１”をオア回路OR４１、オ
ア回路OR５７を介してデイレイフリツプフロツ
プDF３２に加え、自動ベースコード用データ選
択信号AKDを発生させる。すなわちメモリ機能
を選択するフアンクシヨンスイツチが投入されて
いると、下鍵盤の鍵を離鍵しても離鍵前に押圧さ
れていた鍵に基づいて検出された根音に従つて自
動ベースコード用キーコードデータが発生され
る。 なお、下鍵盤で押圧されている鍵の音によつて
所定のコードが成立しない場合は前述のようにし
てノンコード信号Ｎが発生され、このノンコード
信号Ｎに基づいて仮根音が検出される。このとき
はコードメモリ５５−１〜５５−３にはいずれも
信号が記憶されないのでベース音はメジヤーコー
ドに従つて自動演奏される。 またこの場合において、メモリ機能が選択され
るとベース音は下鍵盤で押圧している鍵を離鍵し
ても上記仮根音を用いてメジヤーコードに従つて
自動演奏される。 カスタム機能が選択された場合のキーコードデー
タの発生 カスタム機能が選択された場合は下鍵盤で押圧
された複数の鍵の音に基づいて自動コード演奏が
行なわれ、ペダル鍵盤で押圧された単一の鍵の音
に基づいて自動ベースコード演奏が行なわれる。
すなわち自動コード演奏を行うためのキーコード
データはフインガーコード機能が選択された場合
と同様にして実際に押圧された下鍵盤のキースイ
ツチからの信号に応じて発生される。しかし、自
動ベース演奏を行うためのキーコードデータはペ
ダル鍵盤で押圧された単一の鍵の音を根音とし、
下鍵盤で押鍵された複数の音の形成するコードの
種類に応じて次のようにして発生される。 ブロツク検出回路２（第５図）でペダル鍵盤の
キースイツチを含むブロツクＰが抽出され、デコ
ーダ１０（第９図）のアンド回路Ａ２６から信号
PTが出力されると、この信号はアンド回路Ａ３
５、オア回路OR３８を介し、根音ロード信号
LKNとしてキーコードレジスタ９に加えられ、
ペダル鍵盤で押圧された鍵のノートを示すノート
コードNC₁〜NC₄が根音としてキーコードレジス
タ９に読み込み、またアンド回路Ａ３５の出力は
オア回路３９を介してＱメモリ３９に加えられ、
Ｑメモリ３９に信号“１”を記憶する。 また下鍵盤で押圧されている鍵の音が所定のコ
ードを形成していると、コード検出回路５（第１
０図）からその検出コードの種類に応じて信号
D₇，Dm，Ddが発生され、この信号D₇、Dm、Dd
は従音形成用データ発生回路１３（第１３図）の
対応するコードメモリ５５−１〜５５−３に記憶
される。 従音形成用データSD₁〜SD₅は従音形成用デー
タ発生回路１３（第１３図）においてコードメモ
リ５５−１〜５５−３に記憶されたコードの種類
を表わす信号D₇，Dm，Dd及びシフトレジスタ５
４から出力されるベースパターン信号T₁，T₂，
T₄，T₈に応じて形成され、この従音形成用デー
タSD₁〜SD₅は加算器１２−１〜１２−６（第１
２図）に加えられ、キーコードレジスタ９に読み
込まれた根音に基づき所望の従音の形成が行なわ
れる。なおこの動作はフインガーコード機能が選
択された場合と全く同様である。なお、信号Ａ１
Ｔの最後の48μｓになるとメモリ機能が選択され
ていないという条件、すなわち、信号M′をイン
バータＩ３４で反転した信号が“１”であるとい
う条件でアンド回路Ａ３９のアンド条件が成立
し、ノア回路NR８を介してＱメモリ３９のアン
ド回路Ａ７６に加えられる信号を“０”にしてＱ
メモリ３９の記憶はクリアされる。 またメモリ機能が選択された場合はアンド回路
Ａ６６（第１１図）からメモリ信号MMが発生さ
れ、ペダル鍵盤で押圧している鍵を離鍵しても、
離鍵以前にペダル鍵盤で押鍵されていた音を根音
としてキーコードデータKCが発生されるように
なつている。ペダル鍵盤である鍵が押圧される
と、アンド回路Ａ３５（第９図）のアンド条件が
成立し、オア回路OR３８から信号LKNが出力さ
れ、その鍵のノートを示すノートコードNC₄〜
NC₁が根音としてキーコードレジスタ９に読み込
まれるとともにアンド回路Ａ３５の出力“１”は
オア回路OR３９を介してＱメモリ３９に加えら
れ、Ｑメモリ３９に信号“１”が記憶される。ま
たメモリ信号MMが発生されていると、オア回路
OR３８から根音ロード信号LKNが出力されると
同時にメモリ３８に信号“１”が記憶される。 ところでメモリ機能が選択されていると信号Ａ
１Ｔの最後の48μｓになつてもアンド回路Ａ３９
のアンド条件は成立せず、Ｑメモリ３９はクリア
されない。このＱメモリ３９の出力はQ′はアン
ド回路Ａ４３に加えられる。アンド回路Ａ４３の
他入力には信号TTP、信号CA及びＡ１Ｔが加え
られている。このアンド回路Ａ４３の条件を論理
式で示すと、 CA・Ａ／Ｔ・TTP・Q′ ……(9) 従つて、このときアンド回路Ａ４３のアンド条
件は成立し、信号“１”をオア回路OR４１，OR
５７を介してデイレイフリツプフロツプDF３２
に加える。これによりデイレイフリツプフロツプ
DF３２から自動ベースコード用データ選択信号
AKDが出力され、離鍵前に押圧されていたペダ
ル鍵盤の鍵の音を根音とし、前述と同様にして従
音形成動作が行なわれる。 シングルフインガー機能が選択された場合のキー
コードデータの発生 シングルフインガー機能が選択された場合は、
下鍵盤で押鍵された単一の音に基づいて自動コー
ド演奏をするためのコード音を示すキーコードデ
ータ及び自動ベース演奏をするためのベース音を
示すキーコードデータが発生される。 ところでシングルフインガー機能による自動ベ
ースコード演奏においては下鍵盤で押圧される鍵
は上述のように単一であるのでコードの種類を検
出することができない。そこでペダル鍵盤の白鍵
あるいは黒鍵を押圧することによりコードの種類
を指定するようになつている。すなわちペダル鍵
盤で白鍵が押圧されると短７度音程７^bの音を含
むコード（セブンスコード）が指定され、黒鍵が
押圧されると短３度音程３^bの音を含むコード
（マイナコード）が指定され、白鍵及び黒鍵のい
ずれもが押圧されないとメジヤーコードが指定さ
れる。 ペダル鍵盤で白鍵又は黒鍵が押圧されると、デ
コーダ１０（第９図）のアンド回路Ａ２６から信
号PTが出力される。この信号PTはアンド回路Ａ
３３に加えられる。アンド回路Ａ３３の他の入力
にはシングルフインガー機能が選択されているこ
とを示す信号SFが加えられている。従つてこの
ときアンド回路Ａ３３は動作可能となり、信号
PT・SFをコード検出回路５（第１０図）のアン
ド回路Ａ５６，Ａ５７に加える。アンド回路Ａ５
６の他の入力には白鍵のキースイツチに対応する
ノート検出回路４の出力ライン２１，２３，２
５，２６，２８，３０，３２，３３の信号がオア
回路OR４６を介して加えられており、一方アン
ド回路Ａ５７の他の入力には黒鍵のキースイツチ
に対応するノート検出回路４の出力ライン２２，
２４，２７，２９，３１の信号がオア回路OR４
７を介して加えられている。従つて、ペダル鍵盤
で白鍵が押圧されたときにはアンド回路Ａ５６の
アンド条件が成立し、信号“１”をオア回路OR
４８を介し、セブンス検出信号D₇として出力す
る。またペダル鍵盤で黒鍵が押圧されたときには
アンド回路Ａ５７のアンド条件が成立し、信号
“１”をオア回路OR４９を介し、マイナ検出信号
Dmとして出力する。 セブンス検出信号D₇及びマイナ検出信号Dmは
夫々第１３図に示すコードメモリ５５−１，５５
−２に加えられ、記憶される。 なお、ペダル鍵盤で白鍵叉は黒鍵のいずれもが
押圧されていないときには、アンド回路Ａ５６，
Ａ５７のアンド条件は成立せず、コードメモリ５
５−１，５５−２には信号が記憶されない。この
ときはメジヤーコードが指定されたことを意味す
る。 またコード検出回路５（第１０図）からノンコ
ード信号NCが出力されると、制御信号形成回路
１１（第１９図）のアンド回路Ａ３８のアンド条
件が成立し、オア回路OR３８から根音ロード信
号LKNが出力され、キーコードレジスタ９（第
１２図）に下鍵盤で押圧されている単一の鍵のノ
ートを示すノートコードNC₁〜NC₄が根音を示す
信号として読み込まれる。 シングルフインガー機能が選択された場合の自
動ベース演奏用キーコードデータは、従音形成用
データ発生回路１３（第１４図）においてコード
メモリ５５−１〜５５−２の出力信号及びシフト
レジスタ５４からのベースパターン信号T₁，
T₂，T₄，T₈に応じて発生される従音形成用デー
タSD₁〜SD₅を加算器１２−１〜１２−６（第１
２図）に加え、キーコードレジスタ９に記憶され
た根音を示すノートコードNC₁〜NC₄を加工する
ことによつて発生される。なおこのときの従音形
成用データ発生回路１３及び加算器１２−１〜１
２−６の詳細な動作は前述したフインガーコード
機能が選択された場合及びカスタム機能が選択さ
れた場合と同様である。ただし、このシングルフ
インガー機能が選択された場合にはデミニツシユ
コードを示す信号Ddは用いられていない。 またシングルフインガー機能が選択された場合
は、下鍵盤で単一の鍵のみしか押圧されないので
押圧された鍵のキースイツチからの信号に基づい
ては自動コード演奏用のキーコードデータを発生
することができない。従つて、シングルフインガ
ー機能が選択された場合においては、自動コード
演奏用のキーコードデータも従音形成データ発生
回路１３（第１３図）から発生される従音形成用
データSD₁〜SD₄によつて根音を加工することに
よつて発生される。 シングルフインガー機能が選択されていること
を示すフアンクシヨンデータメモリ６−１（第１
１図）からの信号SFは第１３図のアンド回路Ａ
９６に加えられる。アンド回路Ａ９６の他の入力
には前述したデイレイフリツプフロツプDF３２
（第９図）の出力信号である自動ベースコード用
データ選択信号AKDが加えられている。従つて
デイレイフリツプフロツプDF３２から自動ベー
スコード用データ選択信号が出力されるとアンド
回路Ａ９６は動作可能となり、信号“１”をシフ
トレジスタ５８に加える。シフトレジスタ５８は
信号“１”を順次シフトし、出力 ^QＡ〜 ^QＣから
順次信号“１”を出力する。 自動コード演奏用のキーコードデータを形成す
るための従音形成用データSD₁〜SD₅はシフトレ
ジスタ５８の出力及びコードメモリ５５−１，５
５−２に記憶された信号に応じて発生される。 例えばコードメモリ５５−１に信号“１”が記
憶され、セブンスコードが指定されている場合
は、シフトレジスタ５８の出力 ^QＡから信号
“１”が出力されているときに完全１度を示す従
音形成用データSD₄〜SD₁“0000”が発生され、
シフトレジスタ５８の出力 ^QＢから信号“１”が
出力されているときにアンド回路Ａ９９が動作可
能となり長３度音程を示す従音形成用データSD₄
〜SD₁“0101”が発生され、シフトレジスタ５８
の出力 ^QＣから信号“11”が出力されているとき
にアンド回路Ａ９８が動作可能となり短７度音程
を示す従音形成用データSD₄〜SD₁“1101”が発
生される。 このシフトレジスタ５８の出力 ^QＡ， ^QＢ， ^Q
Ｃとこれに応じて発生される従音形成用データ
SD₁〜SD₄との関係を表に示すと第13表〜第15表
のようになる。なお第13表はコードメモリ５５−
１，５５−２のいずれにも信号“１”が記憶され
ていず、メジヤーコードが指定されている場合を
示し、第14表はコードメモリ５５−２に信号
“１”が記憶され、マイナコードが指定されてい
る場合を示し、第15表はコードメモリ５５−１に
信号“１”が記憶され、セブンスコードが指定さ
れている場合を示す。

【表】

【表】

【表】 シフトレジスタ５８の出力Ｑ_A〜Ｑ_Cから信号
“１”が出力されていると、オア回路OR７７から
信号 ^TCHが出力される。この信号 ^TCHは第１２
図のオア回路OR６４を介しアンド回路Ａ８１〜
Ａ８４に加えられ、各アンド回路Ａ８１〜Ａ８４
を動作可能にし、キーコードレジスタ９に記憶さ
れている根音を示すキーコードNC₁〜NC₄を加算
器１２−１〜１２−４の入力Ａに加える。 加算器１２−１〜１２−４の入力Ｂには上記従
音形成用データSD₁〜SD₄が加えられており、根
音を示すノーコードNC₁〜NC₄とこの従音形成用
データSD₁〜SD₄を加算することにより自動コー
ド演奏用のノートを示すノートデータN₁〜N₄を
形成し、これをデイレイフリツプフロツプDF４
０〜DF４３を介して送出する。なおこのときの
詳細な動作は自動ベース演奏用キーコードデータ
の形成と同様である。 オア回路OR７７から出力される信号 ^TCHは第
９図のオア回路OR２８に加えられコード音（下
鍵盤の音）を示す信号Ｌを発生させる。またこの
信号 ^TCHは第１２図のノア回路NR７、オア回路
OR７３を夫々介し、加算器１２−５，１２−６
の夫々の入力Ａに加えられる。これにより加算器
１２−５の出力は“０”となり、加算器１２−６
の出力は“１”となつて第２オクターブを示すオ
クターブデータB₁〜B₃がデイレイフリツプフロ
ツプDF４４〜DF４６から送出される。 メモリ機能が選択された場合は、下鍵盤で押圧
されている鍵盤が離鍵されても離鍵前に押圧され
ていた鍵の音を根音として自動コード演奏のため
のコード音を示すキーコードデータKC及び自動
ベース演奏のためのベース音を示すキーコードデ
ータKCが発生される。メモリ機能を選択するフ
アンクシヨンスイツチが投入されているとアンド
回路Ａ６６（第１１図）から出力されるメモリ信
号MMはメモリ３８（第９図）のアンド回路Ａ７
５に加えられる。従つてオア回路OR３８から根
音ロード信号LKNが出力されると同時にメモリ
３８に信号“１”が記憶される。メモリ３８の出
力M′はアンド回路Ａ４４に加えられる。アンド
回路Ａ４４の他の入力にはノンコード信号メモリ
３６の出力NCHをインバータＩ２２で反転した
信号NHC、信号TTP、信号SF、信号Ａ／Ｔが加
えられている。このアンド回路Ａ４４の条件を論
理式で示すと NCH・M′・TTP・SF・Ａ／Ｔ ……(9) となる。 従つてアンド回路Ａ４４のアンド条件は下鍵盤
で押圧されていた鍵の離鍵後において成立し、信
号“１”をオア回路OR４１，OR４５を介してデ
イレイフリツプフロツプDF３２に加える。これ
によりデイレイフリツプフロツプDF３２は自動
ベースコード用データ選択信号AKDを出力し、
離鍵前に下鍵盤で押圧されていた鍵の音を根音と
し、前述したようにして、自動コード演奏のため
のコード音を示すキーコードデータ及び自動ベー
ス演奏のためのベース音を示すキーコードデータ
が発生される。 なお、第９図に示したキーオンメモリ３７はペ
ダル鍵盤あるいは下鍵盤が押圧されていることを
示すオーキン信号KONを記憶するものである。
すなわちペダル鍵盤あるいは下鍵盤のキースイツ
チが押圧されているとオア回路OR３７から信号
“１”が出力され、この信号“１”はオア回路OR
５８を介してデイレイフリツプフロツプDF３３
に加えられ、デイレイフリツプフロツプDF３３
の出力はアンド回路Ａ７４を介してデイレイフリ
ツプフロツプDF３３の入力にフイードバツクさ
れ保持される。ところでアンド回路Ａ７４の他の
入力にはデイレイフリツプフロツプDF３０の出
力LF１をインバータＩ６２で反転した信号及び
メモリ機能が選択されていることを示す信号MM
がオア回路OR５５を介して加えられており、キ
ーオンメモリ３７はメモリ機能が選択されていな
い場合は信号LF１が出力される毎にリセツトさ
れるが、メモリ機能が選択されている場合は信号
LF１によつてはリセツトされないようになつて
いる。このキーオン信号KONは詳述しないがチ
ヤンネルプロセツサ２００（第１図）で用いられ
る。 （この発明による効果の説明） 以上説明したようにこの発明によれば自動ベー
スコード演奏時において、コード演奏用鍵盤で押
圧された鍵の音が所定のコードを形成しなくても
ベース音の自動演奏は中断されず、所定の基本コ
ードに従つて自動ベース演奏が続けられるので、
押鍵誤りがあつてもこれによつて自動ベース演奏
が中断又は中止されることはなく演奏を容易にす
ることができる。

【図面の簡単な説明】

第１図はこの発明に係わる電子楽器の一実施例
の理解を容易にするための全体概略ブロツク図、
第２図はこの発明の電子楽器の一実施例の要部を
示すブロツク図、第３図は以下の図面に使用する
信号の説明図、第４図〜第７図及び第９図〜第１
３図及び第１６図はこの発明の電子楽器の一実施
例を示す詳細回路図、第８図、第１４図、第１５
図はこの実施例の各部の信号を示すタイミングチ
ヤートである。 ４……ノート検出回路、５……コード検出回
路、１１……制御信号形成回路、１２……キーコ
ード加工回路、１２……キーコード加工回路、１
３……従音形成用データ発生装置、５５……コー
ドメモリ。

Claims (1)

1. 【特許請求の範囲】 １ 鍵盤で押圧されている鍵によつて所定のコー
   ドが成立しているとそのコード種類を示す信号お
   よびコード検出信号を出力し、所定のコードが成
   立していないとノンコード信号を出力するコード
   検出回路と、 前記コード検出回路からコード検出信号が出力
   されているときは該コード検出信号にもとづき根
   音を検出し、ノンコード信号が出力されていると
   きには該ノンコード信号にもとづき仮根音を検出
   する根音検出回路と、 前記コード検出回路からコード種類を示す信号
   およびコード検出信号が出力されているときは該
   コード種類を示す信号および前記根音検出回路に
   よつて検出された根音に従つて自動伴奏音演奏用
   データを形成し、前記ノンコード信号が出力され
   ているときには予め設定された所定のコード種類
   および前記根音検出回路によつて検出された仮根
   音に従つて自動伴奏音演奏用データを形成する自
   動伴奏音演奏用データ形成回路と、 前記自動伴奏音演奏用データにもとづき楽音を
   発生させる装置と を具える電子楽器。 ２ 前記自動伴奏音演奏用データ形成回路は、前
   記コード種類を示す信号を記憶するコードメモリ
   を有し、このコードメモリに記憶があるときには
   この記憶されたコード種類および前記根音に従つ
   て自動伴奏音演奏用データを形成し、記憶がない
   ときには前記所定のコード種類および前記仮根音
   に従つて自動伴奏音演奏用データを形成する特許
   請求の範囲第１項記載の電子楽器。