JPS6048760B2 - 電子楽器におけるノ−トクロック発生装置 - Google Patents
電子楽器におけるノ−トクロック発生装置Info
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- JPS6048760B2 JPS6048760B2 JP51114507A JP11450776A JPS6048760B2 JP S6048760 B2 JPS6048760 B2 JP S6048760B2 JP 51114507 A JP51114507 A JP 51114507A JP 11450776 A JP11450776 A JP 11450776A JP S6048760 B2 JPS6048760 B2 JP S6048760B2
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- circuit
- note
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- clock
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Description
【発明の詳細な説明】
本発明はキーコード検出回路の各チャンネルの捕獲する
押鍵、離鍵のノート信号とオクターブ信号に対応して主
発振器の信号を分周して所要の周波数を発生させるノー
トクロック発生装置に関するものてある。
押鍵、離鍵のノート信号とオクターブ信号に対応して主
発振器の信号を分周して所要の周波数を発生させるノー
トクロック発生装置に関するものてある。
従来、電子楽器の鍵盤のように多数のキースイッチを有
する装置において、スイッチの開閉にともなう情報を所
要の回路に転送する場合、各スイッチと回路間を直接結
線しようとすると配線量はぼう大なものとなり不経済で
ある。
する装置において、スイッチの開閉にともなう情報を所
要の回路に転送する場合、各スイッチと回路間を直接結
線しようとすると配線量はぼう大なものとなり不経済で
ある。
また半導体集積回路等を利用しようとした場合ピン数が
多くなりすぎこのままでは利用は困難である。現在この
ような点に鑑み、すべての各スイッチを所定時間で走査
し、走査に応じた時間列につきオンされたキースイッチ
に対応する時点において、パルスを発生させ、多数のス
イッチと所要の回路間の結線を節約する方式が考えられ
ている。
多くなりすぎこのままでは利用は困難である。現在この
ような点に鑑み、すべての各スイッチを所定時間で走査
し、走査に応じた時間列につきオンされたキースイッチ
に対応する時点において、パルスを発生させ、多数のス
イッチと所要の回路間の結線を節約する方式が考えられ
ている。
たとえは各キースイッチを時分割に走査することによつ
てオンされたスイッチの情報をＴＤＭ（時分割変調）信
号またはＰＣＭ（パルス符号変調）信号として送るキー
コード多重方式が一般に用ι専られている。しカルなが
ら全キースイッチを走査するための時間は固定されてし
まうため、オンされているキースイッチが少ない場合等
でも固定された走査時間が必要であるから無駄が生ずる
。通常の鍵盤楽器の演奏において同時にオンされΔるキ
ースイッチの数は両手と足を考えて１１鍵である。いま
１ブロックを１オクターブ単位で考えるとすると片手て
２オクターブ以上を押鍵することは不可能でありこれよ
り５ブロックが同時に占有される最大数である。従つて
鍵盤スイッチを複数４ブロックに別けて走査し１つでも
オンされたスイッチがあればそのブロックで走査を停止
してオンスイッチを検出する。オンスイッチがないブロ
ックは通過するからオンされたスイッチ情報を得るため
の１走査の時間を短縮することができる筈である。最近
、本出願人により上述の主旨に従つて走査時間を短縮し
たキーコード発生回路およびキーコード検出回路または
これらを用いたデジタル処理の電子楽器が提案されてい
る。
てオンされたスイッチの情報をＴＤＭ（時分割変調）信
号またはＰＣＭ（パルス符号変調）信号として送るキー
コード多重方式が一般に用ι専られている。しカルなが
ら全キースイッチを走査するための時間は固定されてし
まうため、オンされているキースイッチが少ない場合等
でも固定された走査時間が必要であるから無駄が生ずる
。通常の鍵盤楽器の演奏において同時にオンされΔるキ
ースイッチの数は両手と足を考えて１１鍵である。いま
１ブロックを１オクターブ単位で考えるとすると片手て
２オクターブ以上を押鍵することは不可能でありこれよ
り５ブロックが同時に占有される最大数である。従つて
鍵盤スイッチを複数４ブロックに別けて走査し１つでも
オンされたスイッチがあればそのブロックで走査を停止
してオンスイッチを検出する。オンスイッチがないブロ
ックは通過するからオンされたスイッチ情報を得るため
の１走査の時間を短縮することができる筈である。最近
、本出願人により上述の主旨に従つて走査時間を短縮し
たキーコード発生回路およびキーコード検出回路または
これらを用いたデジタル処理の電子楽器が提案されてい
る。
このようなキーコード検出回路においては、同時最大発
音数によつて定まるチャンネルの捕獲する鍵閉成による
ノート信号とオクターブ信号に対フ応して所要の周波数
を発生させる方式としては従来各チャンネル毎に可変分
周回路を有し各チャンネルの捕獲する前記鍵情報によつ
て対応する周波数を発生する方式が考えられている。
音数によつて定まるチャンネルの捕獲する鍵閉成による
ノート信号とオクターブ信号に対フ応して所要の周波数
を発生させる方式としては従来各チャンネル毎に可変分
周回路を有し各チャンネルの捕獲する前記鍵情報によつ
て対応する周波数を発生する方式が考えられている。
しかし、この方式では異なるチャンネルより同一ノート
の楽；音信号が発生された場合、楽音波形が打ち消し合
つたり強め合つたりして演奏するごとに音の鳴り方が異
なるため、各チャンネルにおける同一ノートの位相合せ
が必要である。さらに電子楽器におけるカプラ、自動演
奏の付加を考えると同時最大・発音数はノート数以上が
必要となり位相合せのため構成が複雑化する。本発明の
目的は各チャンネルの捕獲する鍵情報に対応して周波数
を発生する方式で異なるチャンネルの同一ノートの位相
合せをする必要がなくしかも常に位相が合うように構成
されたノートクロック発生装置を提供することてある。
の楽；音信号が発生された場合、楽音波形が打ち消し合
つたり強め合つたりして演奏するごとに音の鳴り方が異
なるため、各チャンネルにおける同一ノートの位相合せ
が必要である。さらに電子楽器におけるカプラ、自動演
奏の付加を考えると同時最大・発音数はノート数以上が
必要となり位相合せのため構成が複雑化する。本発明の
目的は各チャンネルの捕獲する鍵情報に対応して周波数
を発生する方式で異なるチャンネルの同一ノートの位相
合せをする必要がなくしかも常に位相が合うように構成
されたノートクロック発生装置を提供することてある。
前記目的を達成するため、本発明のノートクロック発生
装置は、閉成された鍵の音名を識別するノート信号ＮＣ
と該鍵のオクターブを識別するオクターブ信号Ｔとを発
生する複数のキーコード検出回路と、マスタクロックＭ
Ｃを発生する主発振器と、前記複数のキーコード検出回
路からのノート信号ＮＣとオクターブ信号０Ｃとを該キ
ーコード検出回路の数で時分割するため、前記主発振器
からのマスタクロックＭＣを入力して順序パルスを発生
する順序パルス発生回路と、前記主発振器からのマスタ
クロックＭＣを可変分周し、該可変分周されたクロック
信号をノートクロックとする複数のノートクロック発生
器と、該各ノートクロック発生器に対応して設けられ、
該ノートクロック発生器のノートクロックを開閉するゲ
ート回路と、前記キーコード検出回路からのノート信号
ＮＣを入力して該ノート信号ＮＣに対応する前記ゲート
回路に順序パルスを与えて該ゲート回路を開閉制御する
デコーダと、を具え、前記ノートクロック発生器は、前
記主発振器からのマスタクロックＭＣを計数する第１の
カウンタと、第２のカウンタと、１周期内サンプリング
区間の周波数データを記憶するメモリと、該メモリにお
ける下位周Ｌ波数データと前記第２のカウンタの計数値
とを比較し下位周波数データより前記第２のカウンタの
計数値が小さい間比較結果信号を出力する比較回路と、
該比較回路の比較結果信号と前記メモリにおける上位周
波数データとを加算する加算回路Ｊと、該加算回路の加
算値と前記第１のカウンタの計数値とが一致する時一致
信号を出力し、該一致信号を前記第１のカウンタのリセ
ット信号とすると共に、前記第２のカウンタの入力クロ
ック信号とする一致回路と、からなり、前記第２のカウ
ンタの計数値を前記ゲート回路に与え、該第２のカウン
タの計数値をノートクロックとしたことを特徴とするも
のである。
装置は、閉成された鍵の音名を識別するノート信号ＮＣ
と該鍵のオクターブを識別するオクターブ信号Ｔとを発
生する複数のキーコード検出回路と、マスタクロックＭ
Ｃを発生する主発振器と、前記複数のキーコード検出回
路からのノート信号ＮＣとオクターブ信号０Ｃとを該キ
ーコード検出回路の数で時分割するため、前記主発振器
からのマスタクロックＭＣを入力して順序パルスを発生
する順序パルス発生回路と、前記主発振器からのマスタ
クロックＭＣを可変分周し、該可変分周されたクロック
信号をノートクロックとする複数のノートクロック発生
器と、該各ノートクロック発生器に対応して設けられ、
該ノートクロック発生器のノートクロックを開閉するゲ
ート回路と、前記キーコード検出回路からのノート信号
ＮＣを入力して該ノート信号ＮＣに対応する前記ゲート
回路に順序パルスを与えて該ゲート回路を開閉制御する
デコーダと、を具え、前記ノートクロック発生器は、前
記主発振器からのマスタクロックＭＣを計数する第１の
カウンタと、第２のカウンタと、１周期内サンプリング
区間の周波数データを記憶するメモリと、該メモリにお
ける下位周Ｌ波数データと前記第２のカウンタの計数値
とを比較し下位周波数データより前記第２のカウンタの
計数値が小さい間比較結果信号を出力する比較回路と、
該比較回路の比較結果信号と前記メモリにおける上位周
波数データとを加算する加算回路Ｊと、該加算回路の加
算値と前記第１のカウンタの計数値とが一致する時一致
信号を出力し、該一致信号を前記第１のカウンタのリセ
ット信号とすると共に、前記第２のカウンタの入力クロ
ック信号とする一致回路と、からなり、前記第２のカウ
ンタの計数値を前記ゲート回路に与え、該第２のカウン
タの計数値をノートクロックとしたことを特徴とするも
のである。
以下本発明を実施例につき詳述する。
ます本発明を適用する新規な構成の電子楽器の一例の概
要を説明し、次にその一部の構成として本発明のノート
クロック発生回路の実施例の細部を説明する。
要を説明し、次にその一部の構成として本発明のノート
クロック発生回路の実施例の細部を説明する。
本発明を適用する電子楽器は音色制御装置によつて要求
される楽音波形データを計算し合成波形を得て、これを
キースイッチ閉成に伴なう読出し周波数で読出すことに
より楽音を発生するデジタル方式の電子楽器である。
される楽音波形データを計算し合成波形を得て、これを
キースイッチ閉成に伴なう読出し周波数で読出すことに
より楽音を発生するデジタル方式の電子楽器である。
第１図は本発明を適用する電子楽器の全体構成を示す基
本ブロック図である。
本ブロック図である。
同図において、鍵盤４よりのキースイッチ閉成に伴なう
鍵情報をキーコード発生回路５によつて発生する。キー
コード発生回路５においては鍵盤スイッチを複数のブロ
ックに別け、ブロック内における１つ以上のキースイッ
チが閉成された場合、そのブロック内におけるキースイ
ッチのオン状態を検出するとともに検出ブロックにより
１フレームを構成した可変フレーム方式によつて走査を
行なつており、キーコード信号ＫＣＤおよびフレーム同
期信号ＦＰが発生される。キーコード検出回路６は同時
最大発音 −（数に相当する数のチャンネル回路６（Ｃ
Ｈ，），６（Ｃル），・・・・・・，６（ＣＨ。）より
成り、前述のキーコード信号ＫＣＤおよびフレーム同期
信号ＦＰによつてキーコード検出回路６が先に捕獲して
いるギーコード信号ＫＣＤであるか否か、またキースイ
ッチが開成されたか否かを検出し、共通論理回路７に与
える。共通論理回路７においては、そのキーコード信号
ＫＣＤを捕獲するか否かの判断をするとともに、捕獲す
る場合そのチャンネルを指定する信号をキーコード検出
回路６に供給する。捕獲を指定されたチャンネルのキー
コード検出回路６ではそのキーコード信号ＫＣＤを捕獲
するとともに、エンベロープカウンタ回路８のカウント
を開始し、マスタクロック発生回路１よりのマスタクロ
ックＭＣによつて動作する順序パルス発生回路２より発
生される対応するスイッチパルスＣＨｐｎにより時分割
され、バスラインを介してエンベロープ発生回路８に供
給される。エンベロープ発生回路８ではエンベロープ用
マスタクロックＭＣ′によつて常時読出されるエンベロ
ープデータを該カウント値によつて対応するエンベロー
プデータを計算し、エンベロープ波形を得る。楽音波形
のアタック、デイケイ、サステイン状態における状態転
移はエンベロープ発生回路８に与えられる設定値によつ
て制御される。またキースイッチ開成に伴なうリリース
すなわち開成状態への転移はフレーム同期信号ＦＰとキ
ーコード信号ＫＣＤによつてキーコード検出回路．６に
おいて行なわれ、エンベロープ発生回路８に供給され、
またリリース状態に伴なうデータを計算することによつ
て実施される。
鍵情報をキーコード発生回路５によつて発生する。キー
コード発生回路５においては鍵盤スイッチを複数のブロ
ックに別け、ブロック内における１つ以上のキースイッ
チが閉成された場合、そのブロック内におけるキースイ
ッチのオン状態を検出するとともに検出ブロックにより
１フレームを構成した可変フレーム方式によつて走査を
行なつており、キーコード信号ＫＣＤおよびフレーム同
期信号ＦＰが発生される。キーコード検出回路６は同時
最大発音 −（数に相当する数のチャンネル回路６（Ｃ
Ｈ，），６（Ｃル），・・・・・・，６（ＣＨ。）より
成り、前述のキーコード信号ＫＣＤおよびフレーム同期
信号ＦＰによつてキーコード検出回路６が先に捕獲して
いるギーコード信号ＫＣＤであるか否か、またキースイ
ッチが開成されたか否かを検出し、共通論理回路７に与
える。共通論理回路７においては、そのキーコード信号
ＫＣＤを捕獲するか否かの判断をするとともに、捕獲す
る場合そのチャンネルを指定する信号をキーコード検出
回路６に供給する。捕獲を指定されたチャンネルのキー
コード検出回路６ではそのキーコード信号ＫＣＤを捕獲
するとともに、エンベロープカウンタ回路８のカウント
を開始し、マスタクロック発生回路１よりのマスタクロ
ックＭＣによつて動作する順序パルス発生回路２より発
生される対応するスイッチパルスＣＨｐｎにより時分割
され、バスラインを介してエンベロープ発生回路８に供
給される。エンベロープ発生回路８ではエンベロープ用
マスタクロックＭＣ′によつて常時読出されるエンベロ
ープデータを該カウント値によつて対応するエンベロー
プデータを計算し、エンベロープ波形を得る。楽音波形
のアタック、デイケイ、サステイン状態における状態転
移はエンベロープ発生回路８に与えられる設定値によつ
て制御される。またキースイッチ開成に伴なうリリース
すなわち開成状態への転移はフレーム同期信号ＦＰとキ
ーコード信号ＫＣＤによつてキーコード検出回路．６に
おいて行なわれ、エンベロープ発生回路８に供給され、
またリリース状態に伴なうデータを計算することによつ
て実施される。
キーコード検出回路６に捕獲されたキーコード信号ＫＣ
Ｄの内ノート信号ＮＣはその対応するチャンネルパルス
にフよつて時分割され、ノートクロック発生回路３に与
えられる。ノートクロック発生回路３は１２個のノート
に対応したノートク頭ンク発生器を具えており、マスタ
クロックＭＣによつて各ノートに対応する信号氏〜Ｂ，
Ｏを発生している。与えられた５ノート信号ＮＣはデコ
ードされ、そのノート信号ＮＣに対応するノート発生器
に振り分けられ、ゲート回路をオンしてバスラインを介
してオクターブ周波数選択回路９においてはオクターブ
信号ｌによつてノート信号発生回路３よりの信号Ｂ。Ｏ
−Ｂ，Ｏを選択し主記憶回路（Ｉ）１０，（■）１１へ
アドレス読出し信号（ＡＤＤＯ−ＡＤＤ。）Ｒを入力し
、波形補正回路１４に補正制御信号（ＡＤＤＯ′〜ＡＤ
Ｄ５′）を入力する。
Ｄの内ノート信号ＮＣはその対応するチャンネルパルス
にフよつて時分割され、ノートクロック発生回路３に与
えられる。ノートクロック発生回路３は１２個のノート
に対応したノートク頭ンク発生器を具えており、マスタ
クロックＭＣによつて各ノートに対応する信号氏〜Ｂ，
Ｏを発生している。与えられた５ノート信号ＮＣはデコ
ードされ、そのノート信号ＮＣに対応するノート発生器
に振り分けられ、ゲート回路をオンしてバスラインを介
してオクターブ周波数選択回路９においてはオクターブ
信号ｌによつてノート信号発生回路３よりの信号Ｂ。Ｏ
−Ｂ，Ｏを選択し主記憶回路（Ｉ）１０，（■）１１へ
アドレス読出し信号（ＡＤＤＯ−ＡＤＤ。）Ｒを入力し
、波形補正回路１４に補正制御信号（ＡＤＤＯ′〜ＡＤ
Ｄ５′）を入力する。
楽音波形計算回路１３においては、同期検出回路１２よ
りの信号を受け各ドローバスイツチ、タブレットスイッ
チのオンされているキースイッチを検出し対応する波形
データを主記憶回路（Ｉ）１０，（■）１１より検出す
るとともに読出し、順次新しい楽音合成波形を計算し、
サンプリング点における楽音波形の振幅値Ｄ，と差分値
Ｄ２と差分値の正負を示すサインビットＤ３をアドレス
書込み信号（ＡＤＤ。
りの信号を受け各ドローバスイツチ、タブレットスイッ
チのオンされているキースイッチを検出し対応する波形
データを主記憶回路（Ｉ）１０，（■）１１より検出す
るとともに読出し、順次新しい楽音合成波形を計算し、
サンプリング点における楽音波形の振幅値Ｄ，と差分値
Ｄ２と差分値の正負を示すサインビットＤ３をアドレス
書込み信号（ＡＤＤ。
〜ＡＤＤ。）Ｗにより、同期検出回路１２によつて指定
される主記憶回路（Ｉ）１０，（■）１１のどちらかに
書込みを行なう。書 ・込み終了とともに、同期検出装
置１２Ａ，１２Ｂの指定される回路で、アドレス読出し
信号（ＡＤＤＯ−ＡＤＤ。
される主記憶回路（Ｉ）１０，（■）１１のどちらかに
書込みを行なう。書 ・込み終了とともに、同期検出装
置１２Ａ，１２Ｂの指定される回路で、アドレス読出し
信号（ＡＤＤＯ−ＡＤＤ。
）Ｒよりキースイッチ閉成にともなう楽音周期の一周期
を検出し順次新しい楽音波形の書込まれた主記憶回路（
Ｉ）１０，（■）１１への読出しを開始する。新しい楽
音波形の書込まれた主記憶回路（Ｉ）１０，（■）１１
への読出しが完了すると、楽音波形計算回路１３によつ
て新しい楽音合成波形が計算され、現在読出しの行なわ
れていない主記憶回路（Ｉ）１０，（■）；１１のいず
れかへの書込みを行なう。アドレス読出し信号（ＡＤＤ
Ｏ−ーＡＤＤ４）Ｒによつて読出された楽音波形は波形
補正回路１４に与えられる波形補正信号（ＡＤＤ’ｏ−
ＡＤＤ’５）にょって波形が補正され、ステップノイズ
周波数が読出２し周波数に関係なく常に一定とされて乗
算回路１５に与えられる。
を検出し順次新しい楽音波形の書込まれた主記憶回路（
Ｉ）１０，（■）１１への読出しを開始する。新しい楽
音波形の書込まれた主記憶回路（Ｉ）１０，（■）１１
への読出しが完了すると、楽音波形計算回路１３によつ
て新しい楽音合成波形が計算され、現在読出しの行なわ
れていない主記憶回路（Ｉ）１０，（■）；１１のいず
れかへの書込みを行なう。アドレス読出し信号（ＡＤＤ
Ｏ−ーＡＤＤ４）Ｒによつて読出された楽音波形は波形
補正回路１４に与えられる波形補正信号（ＡＤＤ’ｏ−
ＡＤＤ’５）にょって波形が補正され、ステップノイズ
周波数が読出２し周波数に関係なく常に一定とされて乗
算回路１５に与えられる。
乗算回路１５においては、エンベロープ発生回路８より
のエンベロープ波形と乗算され、累積加算器１６に入力
される。全チャンネルのキースイッチの閉成された楽音
波形にエン３ベロープが付加され、デジタルアナログ（
Ｄ−Ａ）変換器１７によつてアナログ変換され、サウン
ドシステム１８を介して放音される。第２図は第１図に
おける本発明のノートクロック発生回路３とオクターブ
周波数選択回路９を抽３・出した基本ブロック図である
。
のエンベロープ波形と乗算され、累積加算器１６に入力
される。全チャンネルのキースイッチの閉成された楽音
波形にエン３ベロープが付加され、デジタルアナログ（
Ｄ−Ａ）変換器１７によつてアナログ変換され、サウン
ドシステム１８を介して放音される。第２図は第１図に
おける本発明のノートクロック発生回路３とオクターブ
周波数選択回路９を抽３・出した基本ブロック図である
。
同図において、マスタクロック発生器１よりのマスタク
ロックＭＣがノートクロック発生回路３に与えられる。
ロックＭＣがノートクロック発生回路３に与えられる。
ノートクロック発生回路３においては各ノートに対応す
る１２個のノートク頭ノク発４ι生器３−２Ｃ〜３−２
Ｃ＃が用意されており、それら各々にはノートクロック
ＭＣによつて定まる分周比が設定されており、設定され
た各ノートの分周比によつてノートクロック発生器３
−２Ｃ〜３−２Ｃ＃が各ノートに対応する周波数で発振
している。各ノートクロック発生器３−２Ｃ〜３一２Ｃ
＃の出力はゲート回路３ −ＩＣ〜３ −ＩＣ＃にそれ
ぞれ接続されている。マスタクロック発生器１よりのマ
スタクロックＭＣによつて動作する順序パルス発生回路
２よりの各チャンネルパルス（ＣＨｐｌ〜ＣＨｐｎ）が
各キーコード検出回路６（ＣＨ，）〜６（ＣＨｎ）に与
えられており、各キーコード検出回路６（ＣＨ，）〜６
・（ＣＨｎ）よりのノート信号ＮＣ）オクターブ信号？
、鍵名コードＫＣは、対応するスイッチパルスによつて
時分割される。
る１２個のノートク頭ノク発４ι生器３−２Ｃ〜３−２
Ｃ＃が用意されており、それら各々にはノートクロック
ＭＣによつて定まる分周比が設定されており、設定され
た各ノートの分周比によつてノートクロック発生器３
−２Ｃ〜３−２Ｃ＃が各ノートに対応する周波数で発振
している。各ノートクロック発生器３−２Ｃ〜３一２Ｃ
＃の出力はゲート回路３ −ＩＣ〜３ −ＩＣ＃にそれ
ぞれ接続されている。マスタクロック発生器１よりのマ
スタクロックＭＣによつて動作する順序パルス発生回路
２よりの各チャンネルパルス（ＣＨｐｌ〜ＣＨｐｎ）が
各キーコード検出回路６（ＣＨ，）〜６（ＣＨｎ）に与
えられており、各キーコード検出回路６（ＣＨ，）〜６
・（ＣＨｎ）よりのノート信号ＮＣ）オクターブ信号？
、鍵名コードＫＣは、対応するスイッチパルスによつて
時分割される。
時分割されたノート信号ＮＣはデコーダ回路３−３に与
えられ、デコーグ回路３−３によりノート信号ＮＣに対
応するノートクロック発生器３−２Ｃ〜３−２Ｃ＃に接
続されたゲート回路をオンする。バスラインを介してオ
クターブ周波数選択回路９に与えられたノート周波数信
号はキーコード検出回路６よりの対応するチャンネルパ
ルスで時分割されたオクターブ信号ｌによつてオクター
ブ信号０Ｃに応じた周波数が選択される。第３図はノー
トクロック発生器３−２Ｃ〜３一２Ｃ＃の詳細な実施例
の説明図であり、本出願人により昭和５１年８月４日提
案された内容と同様のものである。
えられ、デコーグ回路３−３によりノート信号ＮＣに対
応するノートクロック発生器３−２Ｃ〜３−２Ｃ＃に接
続されたゲート回路をオンする。バスラインを介してオ
クターブ周波数選択回路９に与えられたノート周波数信
号はキーコード検出回路６よりの対応するチャンネルパ
ルスで時分割されたオクターブ信号ｌによつてオクター
ブ信号０Ｃに応じた周波数が選択される。第３図はノー
トクロック発生器３−２Ｃ〜３一２Ｃ＃の詳細な実施例
の説明図であり、本出願人により昭和５１年８月４日提
案された内容と同様のものである。
下記第１表はマスタクロックＭＣを１０５９．５２ＫＨ
ｚとした場合の音名Ｃ，〜Ｃ。
ｚとした場合の音名Ｃ，〜Ｃ。
＃における分周比とそれらの周波数の標準周波数に対す
る誤差を表わすセントエラーを示したものである。第３
図において、ノートＣにおけるノートクロック発生器３
−２Ｃを例として説明する。
る誤差を表わすセントエラーを示したものである。第３
図において、ノートＣにおけるノートクロック発生器３
−２Ｃを例として説明する。
レジスタ３−１０に記憶されたたとえば音名Ｃ，の分周
比５０６の２進符号゛’０１１１１１１０１０’’が、
第１図で述べた主記憶回路（Ｉ）１０，（■）１１のワ
ード数ｎ＝３２とした場合、６ビット目を境にして上位
の周波数情報Ｆｕと下位の周波数情報ＦＬとに分割され
、士位の周波数情報Ｆｕ＝゛’０ＩＩＷ’（Ｗ進数１５
）が加算回路３−８に与えられる。加算回路の他の入力
としては、比較回路３−９の出力が加算回路３−８にお
ける最下位の桁すなわち“’１’’の桁に接続されてい
るため、比較条件として第１のカウンタ（Π）３−５の
カウント値Ｃ２と下位の周波数情報ＦＬとの比較結果が
Ｃ。＜Ｆしの間は’゛１’’が加えられ、Ｃ２≧ＦＬの
時ば’ｏ’’が与えられる。第２のカウンタ（■）３−
５のカウント値Ｃ。は今初期値’’０’’であり、下位
の周波数情報ＦＬ＝““１１０１０’’（ル進数２６）
が与えられているため、Ｆ，＞Ｃ。の条件より比較回路
３−９の出力には’“１’’が現われており、加算回路
３−８によつて上位周波数情報Ｆｕと加算され、一致回
路３−７に’゛１００００’゛（Ｗ進数１６）が与えら
れる。マスタクロック発生回路１よりマスタクロックＭ
Ｃ＝１０５９．５２ＫＨｚが与えられており、この第１
のカウンタ（Ｉ）３−４によつて分周される。この第１
のカウンタ（Ｉ）３−４の出力は一致回路３−７に与え
られているため、カウンタ（Ｉ）３−４のカウント値Ｃ
，が’’１００００’’となると一致回路３−７よソー
致信号が出力される。この一致信号により第１のカウン
タ（Ｉ）３−４をリセットするとともに第２のカウンタ
（■）３−５の入力信号として与えられる。これより第
２のカウンタ（■）３−５のカウント値Ｃ。が’’１１
０１０’’まで比較回路３−９によつて加算回路３−８
に’゛１’’を与えるため、第１のカウンタ（Ｉ）３−
４のル分周毎に一致回路３−７よソー致信号を出力する
。第２のカウンタ（■）３−５のカウント値Ｃ２が’’
１１０１０’’以上になると比較回路３−９の出力が’
゛０’’となるため、加算回路３−８によつて’゛ｌ’
’が加えられなくなるため、第１のカウンタ（Ｉ）３−
４のル分周毎に一致回路３−７よソー致信号が出力する
。
比５０６の２進符号゛’０１１１１１１０１０’’が、
第１図で述べた主記憶回路（Ｉ）１０，（■）１１のワ
ード数ｎ＝３２とした場合、６ビット目を境にして上位
の周波数情報Ｆｕと下位の周波数情報ＦＬとに分割され
、士位の周波数情報Ｆｕ＝゛’０ＩＩＷ’（Ｗ進数１５
）が加算回路３−８に与えられる。加算回路の他の入力
としては、比較回路３−９の出力が加算回路３−８にお
ける最下位の桁すなわち“’１’’の桁に接続されてい
るため、比較条件として第１のカウンタ（Π）３−５の
カウント値Ｃ２と下位の周波数情報ＦＬとの比較結果が
Ｃ。＜Ｆしの間は’゛１’’が加えられ、Ｃ２≧ＦＬの
時ば’ｏ’’が与えられる。第２のカウンタ（■）３−
５のカウント値Ｃ。は今初期値’’０’’であり、下位
の周波数情報ＦＬ＝““１１０１０’’（ル進数２６）
が与えられているため、Ｆ，＞Ｃ。の条件より比較回路
３−９の出力には’“１’’が現われており、加算回路
３−８によつて上位周波数情報Ｆｕと加算され、一致回
路３−７に’゛１００００’゛（Ｗ進数１６）が与えら
れる。マスタクロック発生回路１よりマスタクロックＭ
Ｃ＝１０５９．５２ＫＨｚが与えられており、この第１
のカウンタ（Ｉ）３−４によつて分周される。この第１
のカウンタ（Ｉ）３−４の出力は一致回路３−７に与え
られているため、カウンタ（Ｉ）３−４のカウント値Ｃ
，が’’１００００’’となると一致回路３−７よソー
致信号が出力される。この一致信号により第１のカウン
タ（Ｉ）３−４をリセットするとともに第２のカウンタ
（■）３−５の入力信号として与えられる。これより第
２のカウンタ（■）３−５のカウント値Ｃ。が’’１１
０１０’’まで比較回路３−９によつて加算回路３−８
に’゛１’’を与えるため、第１のカウンタ（Ｉ）３−
４のル分周毎に一致回路３−７よソー致信号を出力する
。第２のカウンタ（■）３−５のカウント値Ｃ２が’’
１１０１０’’以上になると比較回路３−９の出力が’
゛０’’となるため、加算回路３−８によつて’゛ｌ’
’が加えられなくなるため、第１のカウンタ（Ｉ）３−
４のル分周毎に一致回路３−７よソー致信号が出力する
。
第２のカウンタ（■）３−５はｎ＝３２に設定されてい
るため５ビットで構成されておりカウント値がｗ進数３
１の後ｏへ戻り前記動作を繰返す。以上によりマスタク
ロックＭＣが分周比５０６によつてｍ分周区間数２１）
．ル分周区間数６の計３２の区間に分別されたこととな
り、第２のカウンタ（■）３−５の１サイクルがノート
Ｃ７の周期となる。
るため５ビットで構成されておりカウント値がｗ進数３
１の後ｏへ戻り前記動作を繰返す。以上によりマスタク
ロックＭＣが分周比５０６によつてｍ分周区間数２１）
．ル分周区間数６の計３２の区間に分別されたこととな
り、第２のカウンタ（■）３−５の１サイクルがノート
Ｃ７の周期となる。
今ここで高域をＣ，〜Ｃ７とすれば、第２のカウンタ（
■）３−５の出力を６ビットによつて構成される第３の
カウンタ（■）３−６によつて分周する。第２のカウン
タ（■）３−５、第３のカウンタ（■）３−６の各ビッ
トにおける出力すなわちカウンタ（■）３−５，５ビッ
トとカウンタ（■）３−６，６ビットの計１１ビット埃
〜Ｂ，Ｏがゲート回路３−ＩＣに与えられる。他のノー
トについても同様の回路構成によつて行なわれる。この
ようにしてマスタクロックＭＣに対し分周比が整数とな
るためのセントエラーに基づくいわゆる’’丸め込み’
’誤差を処理するため、１分周少ない区間の組合せによ
る可変分周回路が用いられる。いま仮に第１チャンネル
のキーコード検出回路６（ＣＨＩ）がキーコード信号Ｋ
ＣＤのノート信号ＮＣ＝“’０００１’’、オクターブ
信号０Ｃ＝“’０１０’’を捕獲したとすれば、チャン
ネルパルスＣＨｐ，によつて時分割されたノート信号Ｎ
Ｃ＝“’０００１’’がデコーグ回路３−３に与えられ
る。ノート信号ＮＣ＝“’０００丁’はデコードされ音
名Ｃに対応するゲート回路３−ＩＣをチャンネルパルス
ＣＨｐｌ毎にオンする。デコーダ回路３−３とノート信
号ＮＣとの関係を第２表に示す。
■）３−５の出力を６ビットによつて構成される第３の
カウンタ（■）３−６によつて分周する。第２のカウン
タ（■）３−５、第３のカウンタ（■）３−６の各ビッ
トにおける出力すなわちカウンタ（■）３−５，５ビッ
トとカウンタ（■）３−６，６ビットの計１１ビット埃
〜Ｂ，Ｏがゲート回路３−ＩＣに与えられる。他のノー
トについても同様の回路構成によつて行なわれる。この
ようにしてマスタクロックＭＣに対し分周比が整数とな
るためのセントエラーに基づくいわゆる’’丸め込み’
’誤差を処理するため、１分周少ない区間の組合せによ
る可変分周回路が用いられる。いま仮に第１チャンネル
のキーコード検出回路６（ＣＨＩ）がキーコード信号Ｋ
ＣＤのノート信号ＮＣ＝“’０００１’’、オクターブ
信号０Ｃ＝“’０１０’’を捕獲したとすれば、チャン
ネルパルスＣＨｐ，によつて時分割されたノート信号Ｎ
Ｃ＝“’０００１’’がデコーグ回路３−３に与えられ
る。ノート信号ＮＣ＝“’０００丁’はデコードされ音
名Ｃに対応するゲート回路３−ＩＣをチャンネルパルス
ＣＨｐｌ毎にオンする。デコーダ回路３−３とノート信
号ＮＣとの関係を第２表に示す。
これよりゲート回路３−ＩＣより第２のカウン イタ（
旧３−５、第３のカウンタ（■）３−６の各ビット出力
氏〜Ｂ，Ｏがバスラインを介してオクターブ周波数選択
回路９に与えられる。
旧３−５、第３のカウンタ（■）３−６の各ビット出力
氏〜Ｂ，Ｏがバスラインを介してオクターブ周波数選択
回路９に与えられる。
第３図はオクターブ周波数選択回路９の詳細な実施例の
説明図である。
説明図である。
同図において、端子Ｂ。〜ＢｌＯのラインとキーコード
検出回路６よりのチャンネルパルスＣＨｐｌ〜ＣＨｐｎ
によつて時分割されたオクターブ信号０Ｃのデコーダ回
路９−１を介した信号０Ｃ，〜０Ｃ７のラインとでマト
リックス回゛路を構成する。たとえばチャンネルＣｌｌ
ｐ，によつて時分割されたオクターブ信号エニ゛’０１
０’’がデコーダ回路９−１へ与えられ、出力０Ｃ２を
オンす）！る。これより出力ライ７０Ｃ２ライン上に配
列されたＮ損回路０２−，〜０。−，ｏをオンとする。
オクターブ周波数選択回路９は下記第３表に示すような
オクターブ信号ｌに応じて第１図で述べた主記憶回路（
Ｉ）１０，（■）１１のアドレス信号（ＡＤＤＯ−ＡＤ
Ｄ。）Ｒを切換えており、これはアドレス信号（ＡＤＤ
Ｏ−ＡＤＤ。）Ｒにオクターブ信号０Ｃ＝’’０１０’
’によりＢ，〜にが与えられ、オクターブ信号０Ｃに応
じた分周比が得られる。同表の右端に示すＡＤＤ’ｏ−
ＡＤＤ′５の出力は第１図に示す楽音波形を補正するた
めの波形補正回路１４に送られる。これよりキーコード
検出回路６のノート信号ＮＣ）オクターブ信号工に対応
する周波数情報が、キーコード検出回路６に対応するチ
ャンネルパルスの発生時においてオクターブ周波数選択
回路９の出力端より取出される。
検出回路６よりのチャンネルパルスＣＨｐｌ〜ＣＨｐｎ
によつて時分割されたオクターブ信号０Ｃのデコーダ回
路９−１を介した信号０Ｃ，〜０Ｃ７のラインとでマト
リックス回゛路を構成する。たとえばチャンネルＣｌｌ
ｐ，によつて時分割されたオクターブ信号エニ゛’０１
０’’がデコーダ回路９−１へ与えられ、出力０Ｃ２を
オンす）！る。これより出力ライ７０Ｃ２ライン上に配
列されたＮ損回路０２−，〜０。−，ｏをオンとする。
オクターブ周波数選択回路９は下記第３表に示すような
オクターブ信号ｌに応じて第１図で述べた主記憶回路（
Ｉ）１０，（■）１１のアドレス信号（ＡＤＤＯ−ＡＤ
Ｄ。）Ｒを切換えており、これはアドレス信号（ＡＤＤ
Ｏ−ＡＤＤ。）Ｒにオクターブ信号０Ｃ＝’’０１０’
’によりＢ，〜にが与えられ、オクターブ信号０Ｃに応
じた分周比が得られる。同表の右端に示すＡＤＤ’ｏ−
ＡＤＤ′５の出力は第１図に示す楽音波形を補正するた
めの波形補正回路１４に送られる。これよりキーコード
検出回路６のノート信号ＮＣ）オクターブ信号工に対応
する周波数情報が、キーコード検出回路６に対応するチ
ャンネルパルスの発生時においてオクターブ周波数選択
回路９の出力端より取出される。
以上説明したように、本発明によれば、キーコード検出
回路において同時最大発音数によつて定まるチャンネル
の捕獲する鍵情報に対応して周波数を発生する方式であ
り、主発振器よりの信号を．分周してノートクロック発
生器で所要とする音域の周波数を発振しているから、従
来は各チャンネル毎に可変分周器を有するため位相合せ
を必要とｊしたのに対し本発明の場合にはこのような問
題は ］全く起らない。
回路において同時最大発音数によつて定まるチャンネル
の捕獲する鍵情報に対応して周波数を発生する方式であ
り、主発振器よりの信号を．分周してノートクロック発
生器で所要とする音域の周波数を発振しているから、従
来は各チャンネル毎に可変分周器を有するため位相合せ
を必要とｊしたのに対し本発明の場合にはこのような問
題は ］全く起らない。
さらに前述の既提案の可変分周器・を用いることにより
セントエラーに基づく誤差が１補正され一周期毎の周期
が確実に設定されジッタ ：等を生じることもなく、少
ない桁の周波数情報で１よいためメモリ容量および信号
ビット処理量が少 ］なくて済み、前述のキーコード発
生回路、キーコード検出回路等の走査時間の短縮、構成
の簡単化と相俟つて本発明のノートクロック発生方式は
電子楽器において非常に有効に用いられる。
セントエラーに基づく誤差が１補正され一周期毎の周期
が確実に設定されジッタ ：等を生じることもなく、少
ない桁の周波数情報で１よいためメモリ容量および信号
ビット処理量が少 ］なくて済み、前述のキーコード発
生回路、キーコード検出回路等の走査時間の短縮、構成
の簡単化と相俟つて本発明のノートクロック発生方式は
電子楽器において非常に有効に用いられる。
第１図は本発明を適用する電子楽器の概要説明図、第２
図は本発明の実施例の構成を示す基本ブロック図、第３
図および第４図は本発明の要部の詳細説明図であり、図
中、１はクロック発生回路、２は順序パルス発生回路、
３はノートクロック発生回路、４は鍵盤、５はキーコー
ド発生回路、６はキーコード検出回路、７は共通論理回
路、８はエンベロープ発生回路、９はオクターブ周波数
選択回路、１０は主記憶回路（Ｉ）、１１は主記憶回路
（■）、１２は同期検出回路、１３は楽音波形計算回路
、１４は波形補正回路、１５は乗算回路、１６は累積加
算器、１７はＤ−Ａ変換器、１８はサｉクンドシステム
、３−ＩＣ〜３−ＩＣ＃はゲート、３−２Ｃ〜３−２Ｃ
＃はノートクロック発生器、３−３はデコーダ回路、３
−４は第１のカウンタ、３−５は第２のカウンタ、３−
６は第３のカウンタ、３−７は一致回路、３一は加算回
路、３−９は比較回路、３−１０はレンスタ、９−１は
デコーダ回路を示す。
図は本発明の実施例の構成を示す基本ブロック図、第３
図および第４図は本発明の要部の詳細説明図であり、図
中、１はクロック発生回路、２は順序パルス発生回路、
３はノートクロック発生回路、４は鍵盤、５はキーコー
ド発生回路、６はキーコード検出回路、７は共通論理回
路、８はエンベロープ発生回路、９はオクターブ周波数
選択回路、１０は主記憶回路（Ｉ）、１１は主記憶回路
（■）、１２は同期検出回路、１３は楽音波形計算回路
、１４は波形補正回路、１５は乗算回路、１６は累積加
算器、１７はＤ−Ａ変換器、１８はサｉクンドシステム
、３−ＩＣ〜３−ＩＣ＃はゲート、３−２Ｃ〜３−２Ｃ
＃はノートクロック発生器、３−３はデコーダ回路、３
−４は第１のカウンタ、３−５は第２のカウンタ、３−
６は第３のカウンタ、３−７は一致回路、３一は加算回
路、３−９は比較回路、３−１０はレンスタ、９−１は
デコーダ回路を示す。
Claims (1)
- 【特許請求の範囲】 １ 閉成された鍵の音名を識別するノート信号ＮＣと該
鍵のオクターブを識別するオクターブ信号ＯＣとを発生
する複数のキーコード検出回路６と、マスタクロックＭ
Ｃを発生する主発振器１と、前記複数のキーコード検出
回路６からのノート信号ＮＣとオクターブ信号ＯＣとを
該キーコード検出回路６の数で時分割するため、前記主
発振器１からのマスタクロックＭＣを入力して順序パル
スを発生する順序パルス発生回路２と、前記主発振器１
からのマスタクロックＭＣを可変分周し、該可変分周さ
れたクロック信号をノートクロックとする複数のノート
クロック発生器３−２と、該各ノートクロック発生器３
−２に対応して設けられ、該ノートクロック発生器３−
２のノートクロックを開閉するゲート回路３−１と、前
記キーコード検出回路６からのノート信号ＮＣを入力し
て該ノート信号ＮＣに対応する前記ゲート回路３−１に
順序パルスを与えて該ゲート回路３−１を開閉制御する
デコーダ３−３と、を具え、前記ノートクロック発生器
３−２は、 前記主発振器１からのマスタクロックＭＣを計数する第
１のカウンタ３−４と、第２のカウンタ３−５と、 １周期内サンプリング区間の周波数データを記憶するメ
モリ３−１０と、該メモ利３−１０における下位周波数
データと前記第２のカウンタ３−５の計数値とを比較し
下位周波数データより前記第２のカウンタの計数値が小
さい間比較結果信号を出力する比較回路３−９と、該比
較回路３−９の比較結果信号と前記メモリ３−１０にお
ける上位周波数データとを加算する加算回路３−８と、
該加算回路３−８の加算値と前記第１のカウンタ３−４
の計数値とが一致する時一致信号を出力し、該一致信号
を前記第一のカウンタ３−４のリセット信号とすると共
に、前記第２のカウンタ３−５の入力クロック信号とす
る一致回路３−７と、からなり、前記第２のカウンタ３
−５の計数値を前記ゲート回路３−１に与え、該第２の
カウンタ３−５の計数値をノートクロックとしたことを
特徴とする電子楽器におけるノートクロック発生装置。 ２ 前記キーコード検出回路６からの時分割オクターブ
信号ＯＣによつて前記ゲート回路３−１の出力ノートク
ロックからオクターブ選択する周波数信号を選択するオ
クターブ周波数選択回路９を具え、該オクターブ周波数
選択回路９の出力信号を楽音波形記憶回路１０、１１の
アドレス信号としたことを特徴とする特許請求の範囲第
１項記載の電子楽器におけるノートクロック発生装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51114507A JPS6048760B2 (ja) | 1976-09-24 | 1976-09-24 | 電子楽器におけるノ−トクロック発生装置 |
| US05/834,427 US4348928A (en) | 1976-09-24 | 1977-09-19 | Electronic musical instrument |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP51114507A JPS6048760B2 (ja) | 1976-09-24 | 1976-09-24 | 電子楽器におけるノ−トクロック発生装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5339731A JPS5339731A (en) | 1978-04-11 |
| JPS6048760B2 true JPS6048760B2 (ja) | 1985-10-29 |
Family
ID=14639479
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP51114507A Expired JPS6048760B2 (ja) | 1976-09-24 | 1976-09-24 | 電子楽器におけるノ−トクロック発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6048760B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0246765Y2 (ja) * | 1987-08-10 | 1990-12-10 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5589900A (en) * | 1978-12-27 | 1980-07-07 | Casio Computer Co Ltd | Tone generator |
| JPS56122237A (en) * | 1980-02-29 | 1981-09-25 | Nec Corp | Variable dividing circuit |
| JPS57188095A (en) * | 1981-05-14 | 1982-11-18 | Nippon Musical Instruments Mfg | Electronic musical instrument |
| JPS59131994A (ja) * | 1983-01-19 | 1984-07-28 | カシオ計算機株式会社 | 電子楽器の周波数制御装置 |
| JPH02192259A (ja) * | 1989-01-19 | 1990-07-30 | Mioji Tsumura | デジタル音楽情報の出力装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4982326A (ja) * | 1972-11-15 | 1974-08-08 | ||
| JPS5041523A (ja) * | 1973-08-09 | 1975-04-16 |
-
1976
- 1976-09-24 JP JP51114507A patent/JPS6048760B2/ja not_active Expired
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4982326A (ja) * | 1972-11-15 | 1974-08-08 | ||
| JPS5041523A (ja) * | 1973-08-09 | 1975-04-16 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0246765Y2 (ja) * | 1987-08-10 | 1990-12-10 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5339731A (en) | 1978-04-11 |
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