JPS6224797B2

JPS6224797B2 -

Info

Publication number: JPS6224797B2
Application number: JP56130875A
Authority: JP
Inventors: Takeshi Mitarai
Original assignee: Casio Computer Co Ltd
Current assignee: Casio Computer Co Ltd
Priority date: 1981-08-21
Filing date: 1981-08-21
Publication date: 1987-05-29
Also published as: JPS5833298A

Description

【発明の詳細な説明】この発明は正弦波あるいは余弦波を波形メモリ
から音階周波数に応じて読出し、楽音を生成する
電子楽器に関する。

従来より、電子楽器において正弦波を合成して
楽音を生成する方法は種々試みられているようで
あるが、その場合、各倍音毎及び各和音毎に発振
器を必要とするものが一般的であり、回路構成が
複雑化し、多数の倍音を生成することが困難であ
り、コスト的にも難かしくなる欠点があつた。

一方、本出願人は既に、特願昭55−167583にお
いて全く新規な正弦波合成方式の電子楽器を提案
した。即ち、この電子楽器は、予め波形メモリに
記憶されている正弦波あるいは余弦波を音階周波
数に応じて、同一周波数で且つ方向が互いに逆で
しかも同じ大きさの位相シフトがなされた２つの
波形として読出し、また読出した上記２つの波形
を合成し、而して上記位相シフトの大きさに基づ
き上記正弦波あるいは余弦波のエンベロープ制御
を行うようにしたものである。そしてこの電子楽
器の場合、従来必ず必要としていたエンベロープ
制御のための乗算器が不要となつて回路構成が極
めて簡単となり、したがつてLSI化が容易となる
一方、正確なエンベロープ制御が行える等の特徴
を有している。

この発明は上述した事情を背景になされたもの
で、その目的とするところは、本出願人の上記特
許出願の電子楽器を更に改良して時分割処理方式
を採用し、これにより和音、倍音が多数、容易に
得られるようにした電子楽器を提供することであ
る。

また他の目的とするところは、正弦波合成方式
により楽音を生成する回路をLSI化しておき、ま
たこのようにして得られたLSIチツプを複数用い
ると共に各LSIチツプに対し発生させる倍音の次
数や数、和音の種類や数の指定を行えるように
し、これにより多数の和音、倍音が生成可能とな
るようにした電子楽器を提供することである。

以下、図面を参照してこの発明の一実施例を説
明する。第１図はこの実施例の電子楽器の要部の
システム構成図を示す。図中、１はCPU（中央
処理装置）であり例えば１チツプのマイクロプロ
セツサーより成るものである。そしてCPU１は
バスラインＢ１，Ｂ２，Ｂ３，Ｂ４を夫々介し接
続される４個のLSIチツプ２，３，４，５に対し
各種情報を出力し、その楽音作成動作を制御す
る。即ち、CPU１は鍵盤（図示略）上の操作鍵
の音階に応じた周波数情報、また各種外部スイツ
チの操作出力に応じた制御信号等を出力し、上記
バスラインＢ１〜Ｂ４に与える。

LSIチツプ２〜５は何れも第２図に示す回路構
成を含み、夫々同一構成となつている。そして各
LSIチツプ２〜５からは、CPU１によつて指定さ
れた次数の倍音を含む楽音を表わす波形データが
夫々出力し、加算器６に与えられて加算（合成）
され、またその加算（合成）データはＤ／Ａ変換
器７に与えられてアナログ信号に変換され、アン
プ、スピーカ（図示略）を介し放音される。

次に第２図を参照して上記LSIチツプ２〜５の
要部の具体的構成を説明する。上述したように各
LSIチツプ２〜５は共にその構成が同一であるか
ら、いまLSIチツプ２の構成を代表して説明す
る。

LSIチツプ２は４チヤンネルの時分割処理動作
が可能となつている。即ち、各チヤンネルは１つ
の楽音に対応し、最大４楽音まで、換言すれば４
和音まで生成することが、このLSIチツプ２では
可能である。したがつて後述する周波数情報レジ
スタ等の各種シフトレジスタは４チヤンネルに対
応する４段のシフト段を有している。ただし後述
するように、エンベロープ情報レジスタは20段の
シフト段を有する。

鍵盤上の操作鍵の音階に応じてCPU１が出力
し、バスラインＢ１を介して入力される上記操作
鍵の周波数情報はゲート回路１１を介して周波数
情報レジスタ１２に与えられる。この周波数情報
レジスタ１２は容量20ビツトのシフトレジスタ４
本をカスケード接続してなり、またクロツクφ１
０（第４図参照）により駆動されてシフト動作を
行う。周波数情報レジスタ１２の４段目のシフト
レジスタから出力する周波数情報は加算器１３に
与えられるほかに、ゲート回路１４を介し周波数
情報レジスタ１２の１段目のシフトレジスタに与
えられ、帰還される。この場合、上記ゲート回路
１１にはCPU１からの制御信号INが直接印加さ
れており、またゲート回路１４には上記制御信号
INがインバータ１５を介し印加されており、
夫々、開閉制御される。而して制御信号INは、
操作鍵が、あるチヤンネルに割当てられるとき該
チヤンネルのタイミングにて２値論理レベルの
“１”信号として出力される信号であり、このと
き開成されるゲート回路１１を介し上記操作鍵に
対する周波数情報が周波数情報レジスタ１２の１
段目に入力される。一方、このときゲート回路１
４は閉成されており、したがつて周波数情報レジ
スタ１２の４段からの帰還データは阻止される。
そして以後は上記操作鍵がオフされ、チヤンネル
解除となるまでの間、該チヤンネルのタイミング
では制御信号INは“０”信号として出力され、
この結果、ゲート回路１４が開成して上記操作鍵
の周波数情報が帰還され、循環保持されるように
なつている。

加算器１３は周波数情報レジスタ１２からの周
波数情報と、位相情報レジスタ１６から帰還され
る位相情報（位相アドレス）とを加算し、その結
果、あらたな位相情報を出力して位相情報レジス
タ１６に与える。位相情報レジスタ１６は容量20
ビツトのシフトレジスタ４本をカスケード接続し
てなり、またクロツクφ１０により駆動される。
そして位相情報レジスタ１６の４段目から出力す
る位相情報は乗算部１７へ印加される。即ち、上
記加算器１３および位相情報レジスタ１６は、上
記周波数情報を累算して位相アドレスａを得る
回路である。

乗算部１７はCPU１の制御に基づく信号XS₀，
XS₁，XQ，YO，YS₂，YQが入力されている。茲
で、信号XS₀，XS₁，XQは夫々、乗算部１７内の
アダーのＸ入力端子に、上記位相アドレスａ、
位相アドレスａの２倍のデータ、前回の演算結
果が夫々入力されるようにするゲート制御信号で
ある。一方、信号YO，YS₂，YQは夫々、上記ア
ダーの入力端子に、データＯ、位相アドレスａ
の４倍のデータ、前回の演算結果が夫々入力され
るようにするゲート制御信号である。そして乗算
部１７の出力データは加算器１８の第１入力端子
に印加される。なお、上記乗算部１７の出力デー
タ（12ビツトデータ）のうち最上位ビツトは符号
を表わすSIGNビツトであり、排他的オアゲート
１９を介し加算器１８へ印加される。また加算器
１８の第２入力端子には排他的オアゲート２０₁₀
〜２０_０を夫々介し、エンベロプデータ（11ビツ
トデータ）が印加される。

即ち、加算器２１にはゲート回路２２を介しエ
ンベロープ値が印加される。このエンベロープ値
は、予め外部スイツチによつて設定されている
ADSR（アタツク、デイケイ、サステイン、リリ
ース）情報にもとづき、演奏キーのオン、オフ操
作時にCPU１の制御によつて与えられるデータ
であり、ゲート回路２２にエンベロープクロツク
が印加され該ゲート回路２２が開成される都度、
加算器２１に印加される。

加算器２１には更に、エンベロープ情報レジス
タからのデータが帰還され印加されている。この
エンベロープ情報レジスタ２３は、容量７ビツト
のシフトレジスタ20本をカスケード接続してなつ
ており、またクロツクφ_２（第４図参照）により
駆動される。そして加算器２１に上記エンベロー
プ値とエンベロープ情報レジスタ２３の出力デー
タとを加算し、あらたなエンベロープ情報（エン
ベロープの現在値）を作成し、エンベロープ情報
レジスタ２３へ与える。またエンベロープ情報レ
ジスタ２３の出力データ、即ち、上記エンベロー
プ情報は指数変換回路２４にも与えられる。この
指数変換回路２４は、エンベロープ波形のアタツ
ク部が上に凸の曲線、デイケイ部が下に凸の曲
線、リリース部が下に凸の曲線であるような理想
的なエンベロープ波形となるように、上記エンベ
ロープ情報を指数関数的な変化を示すデータに変
換するための回路であり、例えば本出願人が既に
出願した特許出願（特願昭56−36595号）を利用
することができる。そして指数関数変換回路２４
から出力するエンベロープデータは上記排他的オ
アゲート20₁₀〜20₀を介し加算器１８へ与えられ
る。

上記排他的オアゲート１９および排他的オアゲ
ート２０₁₀〜２０_０の各他端は、第４図に示す如
く、システムクロツクφ_１の出力ごとに“１”レ
ベルと“０”レベルとを交互に繰返す信号Ｓが印
加されている。また加算器１８のキヤリー入力端
子Cinにも上記信号Ｓが印加されている。

したがつて、信号Ｓが“０”レベルのときに
は、加算器１８は第１入力端子への入力データと
第２入力端子への入力データとを加算し、その結
果データを正弦波ROM部２５へアドレスデータ
として与える。一方、信号Ｓが“１”レベルのと
きには、加算器１８は、乗算部１７からのデータ
のうちSIGNビツトのレベルのみを反転したデー
タと、指数関数変換回路２４からのエンベロープ
データを２の補数表現により表わしたデータとを
加算し、その結果データを正弦波ROM部２５へ
与える。しかして、この信号Ｓが“１”のときに
読出されるサイン波は上記信号Ｓが“０”レベル
のとき読出されるサイン波とその周波数が同一
で、また位相シフト量が同じ大きさでシフト方向
が逆の関係にあり、更に符号の正、負が逆となる
サイン波となつている。尚、その詳細は数式を用
いて後述する。

上記正弦波ROM部２５には、２ⁿ（ｎは正の整
数、例えば今の場合ｎ＝2¹²）のサンプル点に分割
して正弦波の振幅値が記憶されている。そしてこ
の正弦波ROM部２５から読出された振幅値デー
タは累算器２６に与えられ、システムクロツクφ
_１の出力ごとに累算される。そしてこの累算器２
６の累算値データはクロツクφ₄₀（第４図参照）
の出力時にラツチ２７にラツチされ、次いで上記
加算器６（第１図）に与えられる。なお、この累
算器２６はクロツクφ₄₀のタイミングでその内容
がクリアされる。而して上記ラツチ２７へラツチ
された累算値データは最大40個の正弦波を累算し
た値となつている。

次に第３図を参照して上記乗算部１７の具体的
構成を説明する。乗算部１７へは位相情報レジス
タ１６が出力する位相アドレスａの上位14ビツ
トデータA₁₉〜A₆が入力する。そしてデータA₁₉
〜A₈は、アダー３０のＸ入力端子X₁₁〜X₀へトラ
ンスフアーゲート３１₁₁〜３１_０を介し印加され
る。またＸ入力端子X₁₁〜X₂へは、トランスフア
ーゲート３２₁₁〜３２_０を介しデータA₁₈〜A₇
（即ち、上記データA₁₉〜A₈を１ビツトだけ上位
側へシフトしたデータであり、上記位相アドレス
ａの２倍の大きさのデータ2aを表わす）が印
加される。更にＸ入力端子X₁₁〜X₀へは、トラン
スフアーゲート３３₁₁〜３３_０を介し、アダー３
０のＳ出力端子S₁₁〜S₀からの結果データがラツ
チ３４にラツチされたのち印加される。

一方、アダー３０のＹ入力端子Y₁₁〜Y₀へは、
トランスフアーゲート３５₁₁〜３５_０を介しオー
ル“０”データが印加される。またＹ入力端子
Y₁₁〜Y₀へは、トランスフアーゲート３６₁₁〜３
６_０を介しデータA₁₇〜A₆が印加され、これによ
り上記位相アドレスａを４倍したデータ4aが
印加されるものである。更にＹ入力端子Y₁₁〜Y₀
へは、トランスフアーゲート３７₁₁〜３７_０を介
しラツチ３４にラツチされた上記結果データが印
加される。

而して上記トランスフアーゲート３１₁₁〜３３
_０、３２₁₁〜３２_０、３３₁₁〜３３_０は夫々、信
号XS₀、信号XS₁、信号XQを夫々ゲート制御信号
とするものである。またトランスフアーゲート３
５₁₁〜３５_０、３６₁₁〜３６_０、３７₁₁〜３７_０
は夫々、信号YO、信号YS₂、信号YQを夫々ゲー
ト制御信号とするものである。なお、上記ラツチ
３４はクロツクφ_２により駆動されて上記結果デ
ータをラツチする。

乗算部１７の上記構成により、信号XS₀，
XS₁，XQの何れかの出力によつてアダー３０の
Ｘ入力端子X₁₁〜X₀へは、位相アドレスａ、２
倍の位相アドレス2a、前回の演算結果データの
何れか１つが印加される。一方、Ｙ入力端子Y₁₁
〜Y₀へは、信号YO，YS₂，YQの何れかの出力に
よつてオール“０”データ、４倍の位相アドレス
4a、前回の演算結果データの何れか１つが印加
される。そしてアダー３０はＸ入力端子X₁₁〜
X₀、Ｙ入力端子Y₁₁〜Y₀の各入力データを加算
し、その結果データをＳ出力端子S₁₁〜S₀から出
力することになる。したがつて信号XS₀，XS₁，
XQおよび信号YO，YS₂，YQの各出力状態を
CPU１からの制御に基づき設定することによ
り、乗算部１７からは、ある１つの基音と、例え
ばその基音に対する４つの倍音との各アドレス情
報が、あるいはまたある基音に対する５つの倍音
の各アドレス情報が夫々作成出力されるものであ
る。

次に上記実施例の動作を第４図ないし第７図を
参照して具体的に説明する。いま、１個のLSIチ
ツプ、例えばLSIチツプ２のみに着目した場合、
周波数情報レジスタ１２には４種類までの周波数
情報が設定可能である。即ち、例えば音高C₁，
D₁，E₁，F₁の４個の鍵を同時操作した場合、各
鍵の音高を示す４種類の周波数情報がCPU１か
ら出力され、バスラインＢ１、ゲート回路１１を
夫々介し、周波数情報レジスタ１２内の割当てら
れたチヤンネルに夫々設定される。そしてそれ以
後は、各鍵のオン操作中、各周波数情報がクロツ
クφ₁₀の出力ごとにシフトされながら循環保持さ
れる。

また各周波数情報は加算器１３へ与えられ、位
相情報レジスタ１６の出力データと加算されるこ
とによりあらたな位相情報、即ち、次のステツプ
（上記正弦波ROM部２５における次のサンプル点
をアドレスする情報に対応している）の位相アド
レスａが作成される。而してこの位相アドレス
ａは、上記音高C₁，D₁，E₁，F₁の各基音に対
する位相アドレスを与えるものである。また上記
位相アドレスａはクロツクφ₁₀によりシフトさ
れることにより、加算器１３および乗算部１７へ
与えられる。

乗算部１７においては、信号XS₀，XS₁，XQ、
信号YO，YS₂，YQを予め所望位置に設定してお
く。例えば第５図に示すような状態で信号XS₀，
XS₁，XQ、信号YO，YS₂，YQが夫々出力する。

茲で、第４図および第５図において、タイミン
グＰ０，Ｐ１，Ｐ２，Ｐ３は夫々、周波数情報レ
ジスタ１２、位相情報レジスタ１６がクロツクφ
₁₀の出力毎に時分割動作を行う各チヤンネルのタ
イミングを示している。またタイミングＴ０，Ｔ
１，Ｔ２，Ｔ３，Ｔ４は夫々、上記各タイミング
Ｐ０〜Ｐ３夫々において、クロツクφ_２の出力毎
に更に実行される時分割動作のタイミングを示し
ている。

第５図の場合の乗算部１７の動作を説明する
と、例えばタイミングＰ０内のタイミングＴ０に
おいて、信号XSO、信号YOが“１”レベル、信
号XS₁，XQ、信号YS₂，YQが“０”レベルであ
る。このためトランスフアーゲート３１₁₁〜３１
_０が開成し、他のトランスフアーゲート３２₁₁〜
３２_０，３３₁₁〜３６_０，３７₁₁〜３７_０は共に
閉成している。したがつてアダー３０のＸ入力端
子X₁₁〜X₀には位相情報レジスタ１６からの位相
アドレスａが印加され、またＹ入力端子Y₁₁〜
Y₀にはオール“０”データが夫々印加される。
したがつてアダー３０のＳ出力端子S₁₁〜S₀から
出力する結果データはａとなり、加算器１８お
よびラツチ３４へアドレス情報として与えられ
る。

タイミングＴ１では、信号XS₀、信号YQが共
に“１”レベル、信号XS₁，XQ、信号YO，YS₂
が共に“０”レベルである。このためＸ入力端子
X₁₁〜X₀には位相アドレスａが印加され、Ｙ入
力端子Y₁₁〜Y₀にはトランスフアーゲート３７₁₁
〜３７_０が開成される結果、前回のタイミング
TOの演算結果データであり、ラツチ３４にラツ
チされているデータａが印加される。したがつ
てＳ出力端子S₁₁〜S₀から出力する結果データは
2aとなる。

タイミングＴ２では、信号XS₀等の出力状態は
タイミングＴ１と同一である。したがつてアダー
３０のＸ入力端子X₁₁〜X₀にはデータａが印加
され、またＹ入力端子Y₁₁〜Y₀には前回の結果デ
ータ2aが印加される。したがつてその結果デー
タは3aとなる。

タイミングＴ３では、信号XS₀等の出力状態は
タイミングＴ１，Ｔ２と同一である。したがつて
アダー３０のＸ入力端子X₁₁〜X₀にはデータａ
が印加され、またＹ入力端子Y₁₁〜Y₀には前回の
結果データ3aが印加される。従つてその結果デ
ータは4aとなる。

タイミングＴ４では、信号XQ、信号YQが共に
“１”レベル、信号XS₀，XS₁、信号YO，YS₂が
共に“０”レベルに変化する。このためＸ入力端
子X₁₁〜X₀には、トランスフアーゲート３３₁₁〜
３３_０を介し前回のタイミングＴ３における結果
データ4aが印加され、またＹ入力端子Y₁₁〜Y₀
にも前回の結果データ4aが印加される。したが
つてその結果データは8aとなる。

他の時分割処理チヤンネルのタイミングＰ１〜
Ｐ３にても全く同様な動作が乗算部１７にて実行
されてことは勿論である。

一方、加算器２１には、上記音高C₁，D₁，
E₁，F₁の各鍵のオン操作、オフ操作に対応して
夫々のタイミングにてアタツク、デイケイ、サス
テイン、リリースの各エンベロープ値がゲート回
路２２を介し印加される。そして加算器２１はそ
のエンベロープ値をエンベロープ情報レジスタ２
３の出力データと加算し累算する結果、あらたな
エンベロープ情報を作成し、エンベロープ情報レ
ジスタ２３に与える。そしてエンベロープ情報レ
ジスタ２３内のエンベロープ情報はクロツクφ_２
によりシフトされるから、指数関数変換回路２４
からは対応してタイミングＴ０，Ｔ１，Ｔ２，Ｔ
３，Ｔ４ごとに、指数関数変換されたあらたなエ
ンベロープデータが出力されることになり、また
このエンベロープデータは排他的オアゲート２０
₁₀〜２０_０を介し加算器１８へ与えられる。

加算器１８では、例えばタイミングＰ０におい
て、各タイミングＴ０〜Ｔ４では信号Ｓが“０”
レベルのときと“１”レベルのときとでは異なる
状態の演算が実行される。即ち、タイミングＴ０
においては、加算器１８の第１入力端子には乗算
部１７からの上記データ（アドレス情報）ａが
印加される。そして信号Ｓが“０”レベルのとき
にはデータａのSIGNビツトはそのまま印加さ
れ、他方、信号Ｓが“１”レベルのときには
SIGNビツトはそのレベルを反転されて印加され
る。

他方、加算器１８の第２入力端子には、信号Ｓ
が“０”レベルのときには指数関数変換回路２４
からのエンベロープデータがそのまま印加され、
また信号Ｓが“１”レベルのときには２の補数表
現されたエンベロープデータが印加される。

したがつて加算器１８は、上記タイミングＰ０
内のタイミングＴ０において、信号Ｓが“０”レ
ベルのときに、データａとエンベロープデータ
とを加算し、その結果データにて正弦波ROM部
２５をアドレスする。また信号Ｓが“１”レベル
のときに、符号を反転したデータａと、２の補
数表現されたエンベロープデータとを加算し、そ
の結果データにて正弦波ROM部２５をアドレス
する。而してこの場合、上記タイミングＰ０が、
例えば音高C₁の鍵に対する時分割処理タイミン
グに割当てられていたと仮定すると、上記タイミ
ングＴ０では、この音高C₁を基音とし、且つ該
基音のサイン波が２種類読出されることになる。
そしてこの２種類のサイン波は極性が互いに逆
で、またその周波数は同一で、更にその位相シフ
トの大きさは同一で且つそのシフト方向が逆の関
係にある各サイン波となつている。

上記タイミングＰ０内のタイミングＴ１では、
加算器１８の第１入力端子にはデータ2aが印加
され、また信号Ｓが“０”レベル、“１”レベル
のときのデータ2aの入力処理は上記タイミング
Ｔ０と同一である。また加算器１８の第２入力端
子へのエンベロープデータの入力状態は上記タイ
ミングＴ０と同一である。したがつてこのタイミ
ングＴ１では、正弦波ROM部２５からは、音高
C₁の２倍音のサイン波が２種類読出される。

同様にして、上記タイミングＴ０内のタイミン
グＴ２，Ｔ３，Ｔ４では夫々、加算器１８の第１
入力端子にはデータ3a，4a，8aが夫々印加
される。また第２入力端子には夫々のエンベロー
プデータが同様に印加される。したがつて、タイ
ミングＴ２，Ｔ３，Ｔ４では夫々、音高C₁の３
倍音、４倍音、８倍音の各サイン波が夫々２種類
ずつ読出される。

タイミングＰ１，Ｐ２，Ｐ３が夫々、上記音高
D₁，E₁，F₁の各鍵に対する時分割処理タイミン
グに割当てられていたと仮定すると、各タイミン
グＰ１，Ｐ２，Ｐ３では夫々、音高D₁，E₁，F₁
の各基音と、その２倍音、３倍音、４倍音、８倍
音の各サイン波が夫々、２種類ずつ同様にして正
弦波ROM部２５から読出される。

正弦波ROM部２５から読出されるサイン波は
累算器２６にてクロツクφ_１の出力タイミング毎
に累算される。即ち、タイミングＰ０では、タイ
ミングＴ０にて２発のクロツクφ_１が出力し、基
音（音高C₁）の２種類のサイン波が累算される。
次にタイミングＴ１では、上記累算値に対し更
に、２倍音の２種類のサイン波が累算される。同
様にしてタイミングＴ２，Ｔ３，Ｔ４では夫々、
それまでの累算値に対し、３倍音、４倍音、８倍
音の各２種類のサイン波が累算される。

更に、タイミングＰ１では、音高D₁を基音と
し、またその２倍音、３倍音、４倍音、８倍音の
各音高の各２種類のサイン波が累算器２６に累算
される。同様にしてタイミングＰ２，Ｐ３では
夫々、音高E₁，F₁を夫々基音とし、また各２倍
音、３倍音、４倍音、８倍音の各音高の各２種類
のサイン波が累算器２６に累算される。

そして、この累算器２６に累算された合計40個
（２種類×４和音×（基音も含む）５倍音）の正弦
波は、クロツクφ₄₀の出力時にラツチ２７へ転送
され、外部の加算器６へ供給されることになる。
従つて、この電子楽器のサンプリングクロツクは
φ₄₀であることは明らかである。そして、累算器
２６はP₀〜P₃の時分割処理の結果データを全て累
算し、クロツクφ₄₀のタイミングでその内容をラ
ツチ２７に転送し、且つ自己の内容をクリアす
る。

他のLSIチツプ３，４，５の各動作は上記LSI
チツプ２と基本的に同一である。そして上述した
ように、各LSIチツプ２〜５は夫々、各楽音が５
種類の倍音を含み、またこの楽音を最大４種類ま
で同時に発生可能であり、換言すれば、４和音で
各５倍音を発生可能である。したがつて上記実施
例の場合、４個のLSIチツプ２〜５を全て用いる
ことにより(A)４和音×20倍音、(B)８和音×10倍
音、(C)16和音×５倍音などの各組合せの和音を発
生可能である。

先ず(A)の４和音×20倍音の場合、各LSIチツプ
２〜５に、異なる４つの楽音を夫々割当てる。即
ち、この場合、各LSIチツプ２〜５内の周波数情
報レジスタ１２の各チヤンネルには、同じ音階に
対応する同一の周波数情報が設定される。

そして、P₀のT₀のタイミングでは、制御信号
XS₀，Ｙ０を“１”状態で出力し、その他の制御
信号を“０”状態とし、位相情報ａを乗算部１
７で得る。そして以下のタイミングでは、制御信
号XS₀，YQを“１”状態とし、他の制御信号を
“０”状態とする。

このように制御信号を設定することにより、P₀
のT₁〜T₄のタイミングでは、2a，3a，4a
，5aの位相情報が乗算部１７より得られるこ
とになる。そして、次のP₁のタイミングではひき
続き同じ音階に対応する位相情報ａが位相情報
レジスタ１６から出力することになり、乗算部１
７では、同じ音階に対応する位相情報6a，7a
…が得られる。

以下同様にして、P₀〜P₃の各チヤンネル時間に
おいて、同じ音階に対応する位相情報ａ〜20a
が得られることになる。従つて、20種類の倍音
（基音）を含む楽音がLSIチツプ２〜５から夫々
出力することになり、４和音×20倍音の発音状態
をとることが出来る。

次に(B)の８和音×10倍音の場合を説明すると、
この場合には、例えばLSIチツプ２と４、LSIチ
ツプ３と５を夫々１対の組合せとし、而してLSI
チツプ２，４には４和音を発生させ、またLSIチ
ツプ３，５には上記LSIチツプ２，４の４和音と
は異なる４和音を発生させるように夫々設定す
る。そしてLSIチツプ２，３からは夫々の例えば
１，２，３，４，８倍音、LSIチツプ４，５から
は夫々の６，10，12，16，20倍音を例えば発生す
るように設定する。即ち、この場合、乗算部１７
における制御信号は、例えばLSI２，３では第５
図の如く、LSI４，５では第６図の如く出力する
ようにCPU１が制御すれば良いことは明らかで
ある。これにより４個のLSIチツプ２〜５から、
10種類の倍音を夫々が含む楽音が８種類合成され
てなる８和音×10倍音が発生する。

なお、例えばLSIチツプ４，５から夫々５，
７，９，11，13倍音を発生するように設定する場
合は、第７図に示すように乗算部１７の動作を制
御するようにすれば良い。

次に(C)の16和音×５倍音の場合では、各LSIチ
ツプ２〜５からは夫々異なる内容の４和音とその
５種類の倍音（例えば第５図に示すような倍音）
が発生するように設定しておけばよい。したがつ
て４個のLSIチツプ２〜５の出力を合成すれば、
各々が５種類の倍音を含む楽音16種類を合成して
なる16和音×５倍音が発生する。

上述した動作を数式を用いて説明すると次のよ
うになる。なお、第５図に示す倍音を得るように
した場合について説明する。そして、指数関数変
換回路２４が出力するエンベロープデータを記号
Ｅ（これは各倍音毎に異なる値をとつても良い
が、説明の簡略化の為、全て“Ｅ”で表現す
る。）により表わすものとする。LSIチツプ２に
おいて、第４図に示すタイミングＰ０内のタイミ
ングＴ０では、信号Ｓが“０”レベルのとき、加
算器１８の第１入力端子にはデータａが印加さ
れ、他方、第２入力端子にはエンベロープデータ
Ｅが印加される。したがつてその結果データはａ
＋Ｅであり、このデータが正弦波ROM部２５
へ供給されるため、読出されて累算器２６へ累算
されるデータは、 sin2πａ＋Ｅ／２^ｎ ……式(1) となる。但しｎはサンプル点の数である。

またタイミングＴ０で信号Ｓが“１”レベルに
なると、加算器１８の第１入力端子には、符号を
反転されたデータａが印加され、また第２入力
端子には２の補数表現されたエンベロープデータ
Ｅが印加されるため、正弦波ROM部２５から読
出されるサイン波は、 −sin2πａ−Ｅ／２^ｎ ……式(2) となる。

したがつてタイミングＴ０終了時の累算器２６
の累算値は、 sin2πａ＋Ｅ／２^ｎ−sin2πａ−Ｅ／２^ｎ＝2cosａπ／２^ｎ−１・sinＥπ／２^ｎ−１……式(
3) となる。

タイミングＴ１，Ｔ２，Ｔ３，Ｔ４では夫々、
加算器１８の第１入力端子には夫々、データ2a
，3a，4a，8aが印加されるから、タイミ
ングＴ１，Ｔ２，Ｔ３，Ｔ４終了時には夫々、上
記式(3)の累算値に対し、次式(4)，(5)，(6)，(7)によ
り示される各累算値が順次累算されることにな
る。即ち、 sin2π２ａ＋Ｅ／２^ｎ−sin2π２ａ−Ｅ／２^ｎ＝2cos２ａπ／２^ｎ−１・sinＥπ／２^ｎ−１……
式(4) sin2π３ａ＋Ｅ／２^ｎ−sin2π３ａ−Ｅ／２^ｎ＝2cos３ａπ／２^ｎ−１・sinＥπ／２^ｎ−１……
式(5) sin2π４ａ＋Ｅ／２^ｎ−sin2π４ａ−Ｅ／２^ｎ＝2cos４ａπ／２^ｎ−１・sinＥπ／２^ｎ−１……
式(6) sin2π８ａ＋Ｅ／２^ｎ−sin2π８ａ−Ｅ／２^ｎ＝2cos８ａπ／２^ｎ−１・sinＥπ／２^ｎ−１……
式(7) したがつてタイミングＰ０における音高C₁を
基音とする楽音では、その基音、２倍音、３倍
音、４倍音、８倍音の夫々がエンベロープデータ
Ｅによつてエンベロープ制御されることになる。
即ち、上記基音と各倍音の各エンベロープ制御値
は共に次式(8)によつて示されるものとなる。

sinＥπ／２^ｎ−１ ……式(8) 他のタイミングＰ１〜Ｐ３における各楽音につ
いても全く同様な事情により、各基音、倍音のエ
ンベロープ制御が行われる。勿論、他のLSIチツ
プ３〜５についても全く同様である。

而して式(8)によるエンベロープ制御の方法を説
明すると、キーオン時で波形が出力していないと
きには、エンベロープデータＥを「０」とすれば
よい。そしてキーオン後、エンベロープデータＥ
を徐々に増大させれば、出力レベルが増大するエ
ンベロープのアタツク部が作成される。また出力
レベルが最大となれば、次にエンベロープデータ
Ｅを徐々に小さくしてゆき、デイケイ部を作成す
る。更にエンベロープデータＥを一定値に保持さ
せればサステイン状態となり、またキーオフ後は
エンベロープデータＥを「０」まで徐々に小さく
してゆけばよく、リリース部が作成される。

以上はADSRの各エンベロープ状態を有する場
合について説明したが、オルガン音のようにアタ
ツク、サステイン、リリースの３つのエンベロー
プ状態を有する場合、あるいはその他のエンベロ
ープ状態を有する場合についても同様にしてエン
ベロープ制御を行うことができる。

なお、上記実施例では各LSIチツプにおける時
分割処理チヤンネルを４チヤンネルとしたが、勿
論この数に限定されるものではない。また使用す
る同一LSIチツプの数を４としたが、この数も任
意であり、作成する和音、倍音の数に応じて変更
すればよい。更に乗算部３０中におけるトランス
フアゲート群の組みかたは任意であり、したがつ
て第５図ないし第７図に示した出力アドレス情報
の組合せのほかにも任意の組合せのものを実現可
能である。また上記実施例では、予め波形メモリ
に記憶されている正弦波あるいは余弦波を音階周
波数に応じて、同一周波数で且つ方向が互いに逆
でしかも同じ大きさの位相シフトがなされた２つ
の波形として読出し、読出した上記の２つの波形
を合成し、而して上記位相シフトの大きさに基づ
き上記正弦波あるいは余弦波のエンベロープ制御
を行うようにした、本出願人が提案した正弦波合
成方式の電子楽器に本発明を適用したが、勿論、
単に波形メモリから正弦波あるいは余弦波を音階
周波数に応じて読出して楽音を作成する一般的な
正弦波合成方式の電子楽器にも本発明を適用可能
である。更に、上記実施例では正弦波ROM部２
５へサイン波を１周期分記憶させたが、これに限
らず、1/2周期や1/4周期のサイン波を記憶してお
き、而して波形メモリから読出した1/2周期のサ
イン波あるいは1/4周期のサイン波から１周期分
のサイン波を作成するようにすることも可能であ
る。

また上記実施例では、LSIチツプ２〜５の各出
力を加算器６によつて合成したが、この加算器６
はLSIチツプ内に設けておき、また何れか１個の
LSIチツプ内の加算器に合成させるデータを転送
するようにしてもよい。そのようにすれば外部回
路を減少せしめることが可能である。なお、その
ような技術について、本出願人は、既に特願昭56
−66221「デイジタル電子楽器」によつて提案し
ている。

この発明は以上説明したように、出願人が既に
提案した新規な正弦波合成方式の電子楽器、即
ち、予め波形メモリに記憶されている正弦波ある
いは余弦波を音階周波数に応じて、同一周波数で
且つ方向が互いに逆でしかも同じ大きさの位相シ
フトがなされた２つの波形として読出し、また読
出した上記の２つの波形を合成し、而して上記位
相シフトの大きさに基づき上記正弦波あるいは余
弦波のエンベロープ制御を行うようにした電子楽
器に、更に時分割処理方式を適用した電子楽器を
提供したから、従来の電子楽器に比し、回路構成
が簡単となり、LSI化が更に容易になるうえに正
確なエンベロープ制御が行える利点、更にまた多
数の倍音を含む楽音を同時に多数作成可能とな
り、したがつて和音演奏が容易となつて演奏効果
が向上する利点がある。

また本発明は上述したような正弦波あるいは余
弦波の２つの、位相シフトが同じ大きさで互いに
逆方向になされた波形の合成により１つの正弦波
あるいは余弦波を生成する正弦波合成方式により
楽音を生成する回路をLSI化しておき、またこの
LSIチツプを複数用いると共に、各LSIチツプに
対し時分割的に発生させる倍音の次数や数、また
和音の種類や数の指定を夫々行えるようにした電
子楽器を提供したから、多くの倍音を含む楽音を
多数同時生成することが容易となり、したがつて
より一層、自然音に近い楽音の生成が行えるほか
に、和音演奏が更に容易に行える利点があり、そ
のうえ、同一のLSIチツプを多数製作するだけで
よいから、設計の手間が少なくてすみ、また大量
生産によるコストダウンが実現できる等の利点も
ある。

【図面の簡単な説明】

第１図はこの発明の一実施例の要部のシステム
構成図、第２図はLSIチツプ２〜５の詳細な回路
構成図、第３図は乗算部１７の具体的な回路構成
図、第４図は時分割処理動作を説明するタイムチ
ヤート、第５図ないし第７図は夫々、CPU１の
制御によつて出力するアドレス情報および上記信
号XS₀、信号Ｙ０等の出力状態を夫々示すタイム
チヤートである。１……CPU、２〜５……LSIチツプ、６……加
算器、１２……周波数情報レジスタ、１３……加
算器、１６……位相情報レジスタ、１７……乗算
部、１８……加算器、１９，２０_０〜２０₁₀……
排他的オアゲート、２１……加算器、２３……エ
ンベロープ情報レジスタ、２５……正弦波
ROM、２６……累算器、３０……アダー、３４
……ラツチ、３１_０〜３１₁₁，３２_０〜３２₁₁，
３３_０〜３３₁₁，３５_０〜３５₁₁，３６_０〜３６
₁₁，３７_０〜３７₁₁……トランスフアゲート。

Claims

【特許請求の範囲】１時分割処理により複数形成されるチヤンネル
の夫々に対応して、任意の音階に対応した周波数
情報を出力する周波数情報出力手段と、この周波数情報出力手段から各チヤンネル毎に
出力する上記周波数情報に基づき、基音の位相ア
ドレスと所定次数の倍音の位相アドレスとを異な
るタイミングで指定するアドレス指定手段と、正弦波（あるいは余弦波）を記憶する波形メモ
リと、上記各チヤンネルに於ける基音と所定次数の倍
音とに対するエンベロープ情報を生成するエンベ
ロープ情報生成手段と、各チヤンネルに於ける基音、所定次数の倍音に
対して、夫々同一周波数を有し、上記エンベロー
プ情報に従つた量だけ位相が互いに逆方向にシフ
トされた２つの正弦波（あるいは余弦波）を上記
波形メモリから上記アドレス指定手段が指定する
上記基音の位相アドレスと上記所定次数の倍音の
位相アドレスとに夫々基づき時分割的に読出す読
出し手段と、この読出し手段にて読出された各正弦波（ある
いは余弦波）を合成して楽音信号とする合成手段
とを具備し、基音と所定次数の倍音とからなる楽音を複数時
分割的に生成可能としたことを特徴とする電子楽
器。２上記アドレス指定手段は、上記周波数情報出
力手段から各チヤンネル毎に出力する上記周波数
情報に基づき、上記基音の位相アドレスを指定す
る基音アドレス指定手段と、この基音アドレス指
定手段にて指定される上記基音の位相アドレスに
応じて、上記所定次数の倍音の位相アドレスを指
定する倍音アドレス指定手段とを備え、上記基音アドレス指定手段と上記倍音アドレス
指定手段とは、各チヤンネル内の異なるタイミン
グで夫々アドレス指定を行うことを特徴とする特
許請求の範囲第１項記載の電子楽器。３複数の楽音に対応する夫々の基音及び任意次
数の倍音を、時分割処理により生成可能なLSIチ
ツプを複数個有して成る楽音生成手段と、この楽音生成手段を構成する各LSIチツプに対
し、任意の楽音を割当てると共に、上記基音に対
する発生倍音の次数の設定を行う制御手段とを具
備する電子楽器であつて、上記LSIチツプの夫々は、時分割処理により複
数形成されるチヤンネルの夫々に対応して割当て
られた音階に対応した周波数情報を出力する周波
数情報出力手段と、この周波数情報出力手段から
各チヤンネル毎に出力する上記周波数情報に基づ
き、基音の位相アドレスと設定された次数の倍音
の位相アドレスとを異なるタイミングで指定する
アドレス指定手段と、正弦波（あるいは余弦波）
を記憶する波形メモリと、上記各チヤンネルに於
ける基音と上記設定された次数の倍音とに対応す
るエンベロープ情報を生成するエンベロープ情報
生成手段と、各チヤンネルに於ける基音、設定さ
れた次数の倍音に対して、夫々同一周波数を有
し、上記エンベロープ情報に従つた量だけ位相が
互いに逆方向にシフトされた２つの正弦波（ある
いは余弦波）を上記波形メモリから上記アドレス
指定手段が指定する上記基音の位相アドレスと上
記設定された次数の倍音の位相アドレスとに夫々
基づき時分割的に読出す読出し手段と、この読出
し手段にて読出された各正弦波（あるいは余弦
波）を合成して楽音信号とする合成手段とを備え
てなるものであり、上記制御手段の制御に基づき設定次数の倍音を
含む複数の楽音を時分割的に生成可能としたこと
を特徴とする電子楽器。