JPH05150786A - 非線形関数合成器および該非線形関数合成器を用いた楽音合成装置 - Google Patents
非線形関数合成器および該非線形関数合成器を用いた楽音合成装置Info
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- JPH05150786A JPH05150786A JP3286914A JP28691491A JPH05150786A JP H05150786 A JPH05150786 A JP H05150786A JP 3286914 A JP3286914 A JP 3286914A JP 28691491 A JP28691491 A JP 28691491A JP H05150786 A JPH05150786 A JP H05150786A
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Abstract
(57)【要約】
【目的】 少ない数のテーブルまたは小さなサイズのテ
ーブルに記憶される非線形関数のデータから各種の非線
形関数のデータを合成する。また、この非線形関数のデ
ータを用いて金管楽器音等の持続系の自然楽器音を合成
する。 【構成】 指数関数テーブル１と、入力データに基づい
て指数関数データをシフトするシフタ２とかなる指数関
数変換器８と、入力データの内、１が立っている最上位
のビットのビット位置に関するデータを出力するプライ
オリティエンコーダ３と、プライオリティエンコーダ３
の出力データに基づいて入力データをシフトするシフタ
４と、シフタ４の出力データに応じた対数関数データを
出力する対数関数テーブル５とからなる対数関数変換器
１０と、イクスクルーシブオアゲート７，８、加算器
９，１１およびアンドゲート１２からなる演算手段とを
設ける。
ーブルに記憶される非線形関数のデータから各種の非線
形関数のデータを合成する。また、この非線形関数のデ
ータを用いて金管楽器音等の持続系の自然楽器音を合成
する。 【構成】 指数関数テーブル１と、入力データに基づい
て指数関数データをシフトするシフタ２とかなる指数関
数変換器８と、入力データの内、１が立っている最上位
のビットのビット位置に関するデータを出力するプライ
オリティエンコーダ３と、プライオリティエンコーダ３
の出力データに基づいて入力データをシフトするシフタ
４と、シフタ４の出力データに応じた対数関数データを
出力する対数関数テーブル５とからなる対数関数変換器
１０と、イクスクルーシブオアゲート７，８、加算器
９，１１およびアンドゲート１２からなる演算手段とを
設ける。
Description
【０００１】
【産業上の利用分野】本発明は、指数関数や対数関数等
から他の非線形関数を合成する非線形関数合成器および
この非線形関数合成器を用いて金管楽器音等の持続系の
自然楽器音を合成する非線形関数合成器を用いた楽音合
成装置に関する。
から他の非線形関数を合成する非線形関数合成器および
この非線形関数合成器を用いて金管楽器音等の持続系の
自然楽器音を合成する非線形関数合成器を用いた楽音合
成装置に関する。
【０００２】
【従来の技術】自然楽器の発音メカニズムをシミュレー
トすることにより得られたモデルを動作させ、これによ
り、自然楽器音を合成する楽音合成装置が知られてい
る。特に、クラリネット等の管楽器の最も基本的なモデ
ルとしては、リードの弾性特性をシミュレートした非線
形回路と、共鳴管をシミュレートした双方向伝送回路と
を接続した閉ループ構造のモデルが知られている。この
モデルでは、非線形回路から信号が出力されると、この
信号は、後退波信号が加算された後、進行波信号として
双方向伝送回路に入力される。
トすることにより得られたモデルを動作させ、これによ
り、自然楽器音を合成する楽音合成装置が知られてい
る。特に、クラリネット等の管楽器の最も基本的なモデ
ルとしては、リードの弾性特性をシミュレートした非線
形回路と、共鳴管をシミュレートした双方向伝送回路と
を接続した閉ループ構造のモデルが知られている。この
モデルでは、非線形回路から信号が出力されると、この
信号は、後退波信号が加算された後、進行波信号として
双方向伝送回路に入力される。
【０００３】次に、この進行波信号は、双方向伝送回路
の終端部で反射され、双方向伝送回路を逆方向に伝搬さ
れる。しかる後に、反射波信号は、進行波信号に加算さ
れ、非線形回路（励振回路）に帰還される。このよう
に、非線形回路と双方向伝送回路とからなる閉ループ回
路によって、管楽器における空気圧力波の伝搬がシミュ
レートされる。なお、この種の技術の詳細については、
たとえば、特開昭６３−４０１９９号公報を参照された
い。
の終端部で反射され、双方向伝送回路を逆方向に伝搬さ
れる。しかる後に、反射波信号は、進行波信号に加算さ
れ、非線形回路（励振回路）に帰還される。このよう
に、非線形回路と双方向伝送回路とからなる閉ループ回
路によって、管楽器における空気圧力波の伝搬がシミュ
レートされる。なお、この種の技術の詳細については、
たとえば、特開昭６３−４０１９９号公報を参照された
い。
【０００４】
【発明が解決しようとする課題】ところで、上述した従
来の楽音合成装置においては、様々な非線形回路が必要
である。たとえば、代表的な持続系のアルゴリズムであ
るサキソフォンの楽音を合成する場合、スリット関数、
グレアム関数、リパルシング関数およびサブトーン関数
の４つの非線形関数のデータを生成する非線形回路が必
要である。そして、このような非線形関数のデータが記
憶されるテーブルのサイズは、それぞれ１ｋワード程度
となり、今の場合、全部で４ｋワードのテーブルのサイ
ズが必要となってしまう。しかしながら、これらの非線
形関数には滑らかさが要求されるため、データが記憶さ
れるテーブルのサイズを縮小することができない。
来の楽音合成装置においては、様々な非線形回路が必要
である。たとえば、代表的な持続系のアルゴリズムであ
るサキソフォンの楽音を合成する場合、スリット関数、
グレアム関数、リパルシング関数およびサブトーン関数
の４つの非線形関数のデータを生成する非線形回路が必
要である。そして、このような非線形関数のデータが記
憶されるテーブルのサイズは、それぞれ１ｋワード程度
となり、今の場合、全部で４ｋワードのテーブルのサイ
ズが必要となってしまう。しかしながら、これらの非線
形関数には滑らかさが要求されるため、データが記憶さ
れるテーブルのサイズを縮小することができない。
【０００５】この４ｋワードというテーブルサイズは、
上述した楽音合成装置をディジタルシグナルプロセッサ
（ＤＳＰ）で実現する際、外部のＲＡＭに各非線形関数
のデータを記憶するものであれば、あまり問題とならな
い。しかしながら、より高速で信号処理を行うＤＳＰの
場合、その内部に各非線形関数のデータが記憶されるテ
ーブルを備える必要があるが、このような場合、４ｋワ
ードというテーブルサイズは、装置を実現する上で大き
な障害となってしまう。
上述した楽音合成装置をディジタルシグナルプロセッサ
（ＤＳＰ）で実現する際、外部のＲＡＭに各非線形関数
のデータを記憶するものであれば、あまり問題とならな
い。しかしながら、より高速で信号処理を行うＤＳＰの
場合、その内部に各非線形関数のデータが記憶されるテ
ーブルを備える必要があるが、このような場合、４ｋワ
ードというテーブルサイズは、装置を実現する上で大き
な障害となってしまう。
【０００６】本発明は、このような背景の下になされた
もので、少ない数のテーブルまたは小さなサイズのテー
ブルに記憶される非線形関数のデータから各種の非線形
関数のデータを合成できる非線形関数合成器を提供する
とともに、この非線形関数合成器を用いて金管楽器音等
の持続系の自然楽器音を合成できる非線形関数合成器を
用いた楽音合成装置を提供することを目的とする。
もので、少ない数のテーブルまたは小さなサイズのテー
ブルに記憶される非線形関数のデータから各種の非線形
関数のデータを合成できる非線形関数合成器を提供する
とともに、この非線形関数合成器を用いて金管楽器音等
の持続系の自然楽器音を合成できる非線形関数合成器を
用いた楽音合成装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】請求項１記載の発明によ
る非線形関数合成器は、指数関数テーブルと、対数関数
テーブルと、前記指数関数テーブルあるいは前記対数関
数テーブルから出力されるデータに対する各種の演算、
その演算結果の前記指数関数テーブルあるいは前記対数
関数テーブルへの供給の少なくとも１つの処理を行う演
算手段とを具備することを特徴としている。
る非線形関数合成器は、指数関数テーブルと、対数関数
テーブルと、前記指数関数テーブルあるいは前記対数関
数テーブルから出力されるデータに対する各種の演算、
その演算結果の前記指数関数テーブルあるいは前記対数
関数テーブルへの供給の少なくとも１つの処理を行う演
算手段とを具備することを特徴としている。
【０００８】請求項２記載の発明による非線形関数合成
器は、指数関数全体の一部の指数関数データが記憶され
た指数関数テーブルと、入力データに基づいて前記指数
関数データをシフトするシフタとかなる指数関数変換器
と、入力データの内、１が立っている最上位のビットの
ビット位置に関するデータを出力するプライオリティエ
ンコーダと、該プライオリティエンコーダの出力データ
に基づいて入力データをシフトするシフタと、対数関数
全体の一部の対数関数データが記憶され、前記シフタの
出力データに応じた対数関数データを出力する対数関数
テーブルとからなる対数関数変換器と、前記指数関数変
換器あるいは前記対数関数変換器から出力されるデータ
に対する各種の演算、その演算結果の前記指数関数変換
器あるいは前記対数関数変換器への供給の少なくとも１
つの処理を行う演算手段とを具備することを特徴として
いる。
器は、指数関数全体の一部の指数関数データが記憶され
た指数関数テーブルと、入力データに基づいて前記指数
関数データをシフトするシフタとかなる指数関数変換器
と、入力データの内、１が立っている最上位のビットの
ビット位置に関するデータを出力するプライオリティエ
ンコーダと、該プライオリティエンコーダの出力データ
に基づいて入力データをシフトするシフタと、対数関数
全体の一部の対数関数データが記憶され、前記シフタの
出力データに応じた対数関数データを出力する対数関数
テーブルとからなる対数関数変換器と、前記指数関数変
換器あるいは前記対数関数変換器から出力されるデータ
に対する各種の演算、その演算結果の前記指数関数変換
器あるいは前記対数関数変換器への供給の少なくとも１
つの処理を行う演算手段とを具備することを特徴として
いる。
【０００９】請求項３記載の発明による非線形関数合成
器を用いた楽音合成装置は、複数のデータを記憶する記
憶手段と、前記記憶手段から読み出された前記データに
対して所定のプログラムに従って演算を行うプログラム
演算手段と、該プログラム演算手段の出力データを各種
の非線形関数データに変換して前記プログラム演算手段
に供給する請求項１または２記載の非線形関数合成器
と、前記プログラム演算手段の出力データを前記記憶手
段に書き込む制御手段とを具備することを特徴としてい
る。
器を用いた楽音合成装置は、複数のデータを記憶する記
憶手段と、前記記憶手段から読み出された前記データに
対して所定のプログラムに従って演算を行うプログラム
演算手段と、該プログラム演算手段の出力データを各種
の非線形関数データに変換して前記プログラム演算手段
に供給する請求項１または２記載の非線形関数合成器
と、前記プログラム演算手段の出力データを前記記憶手
段に書き込む制御手段とを具備することを特徴としてい
る。
【００１０】
【作用】請求項１または２記載の構成によれば、データ
が入力されると、そのデータが各種の非線形関数データ
に変換される。請求項３記載の構成によれば、記憶手段
に記憶されたデータは、読み出されてプログラム演算手
段によって所定のプログラムに従って演算処理が施され
る。そして、プログラム演算手段の出力データは、非線
形関数合成器によって非線形関数データに変換され、再
びプログラム演算手段に供給されるとともに、制御手段
によって記憶手段に書き込まれる。
が入力されると、そのデータが各種の非線形関数データ
に変換される。請求項３記載の構成によれば、記憶手段
に記憶されたデータは、読み出されてプログラム演算手
段によって所定のプログラムに従って演算処理が施され
る。そして、プログラム演算手段の出力データは、非線
形関数合成器によって非線形関数データに変換され、再
びプログラム演算手段に供給されるとともに、制御手段
によって記憶手段に書き込まれる。
【００１１】
【実施例】本発明の一実施例について説明する前に、上
述した課題を解決するための基本的な考え方について説
明する。本発明では、各種の非線形関数のデータは、単
純にそれぞれテーブルに記憶するのではなく、基本的な
非線形関数のデータに乗算や加算などの演算を施すこと
により合成する。この基本的な非線形関数としては、値
域のレンジに対して小さいサイズのテーブルにデータが
記憶できる指数関数と対数関数とがある。ディジタル回
路においては、指数関数としては、通常、２のべき乗が
用いられ、対数関数としては、通常、２を底とするｌｏ
ｇ2（ ）が用いられる。以下、それぞれの関数のデー
タを生成する関数変換器について説明する。
述した課題を解決するための基本的な考え方について説
明する。本発明では、各種の非線形関数のデータは、単
純にそれぞれテーブルに記憶するのではなく、基本的な
非線形関数のデータに乗算や加算などの演算を施すこと
により合成する。この基本的な非線形関数としては、値
域のレンジに対して小さいサイズのテーブルにデータが
記憶できる指数関数と対数関数とがある。ディジタル回
路においては、指数関数としては、通常、２のべき乗が
用いられ、対数関数としては、通常、２を底とするｌｏ
ｇ2（ ）が用いられる。以下、それぞれの関数のデー
タを生成する関数変換器について説明する。
【００１２】（１）指数関数変換器 図３に指数関数変換器の構成の一例を示す。この図にお
いて、１は図４に示す入力データに対応した出力データ
からなる指数関数全体の一部の指数関数データが記憶さ
れた指数関数テーブル、２はシフト端子ＳＦＴに入力さ
れるデータに基づいて入力データを左シフトするシフタ
である。通常の持続系の楽音を合成する場合、指数関数
テーブル１のサイズは、２５６点（２５６ワード）程度
でよく、また、シフタ２のシフト数は、１６ビット程度
でよい。
いて、１は図４に示す入力データに対応した出力データ
からなる指数関数全体の一部の指数関数データが記憶さ
れた指数関数テーブル、２はシフト端子ＳＦＴに入力さ
れるデータに基づいて入力データを左シフトするシフタ
である。通常の持続系の楽音を合成する場合、指数関数
テーブル１のサイズは、２５６点（２５６ワード）程度
でよく、また、シフタ２のシフト数は、１６ビット程度
でよい。
【００１３】次に、図３に示す指数関数変換器の動作に
ついて説明する。まず、入力データが０〜１．０の場合
は、指数関数テーブル１の出力データがシフタ２におい
てシフトされずにそのまま出力される。そして、入力デ
ータが１．０以上、たとえば、２．０の場合、小数部が
０であるから、指数関数テーブル１において、入力デー
タを０として、出力データ１．０、すなわち、１(2)が
得られる。次に、２．０の整数部が２（１０(2)）であ
るから、このデータがシフタ２のシフト端子ＳＦＴに入
力され、シフタ２において、入力データ１(2)が２ビッ
ト左シフトされ、１００(2)、すなわち、４が得られ
る。以上説明したように、指数関数テーブル１とシフタ
２とを組み合わせることにより、指数関数変換器を簡単
に構成することができる。
ついて説明する。まず、入力データが０〜１．０の場合
は、指数関数テーブル１の出力データがシフタ２におい
てシフトされずにそのまま出力される。そして、入力デ
ータが１．０以上、たとえば、２．０の場合、小数部が
０であるから、指数関数テーブル１において、入力デー
タを０として、出力データ１．０、すなわち、１(2)が
得られる。次に、２．０の整数部が２（１０(2)）であ
るから、このデータがシフタ２のシフト端子ＳＦＴに入
力され、シフタ２において、入力データ１(2)が２ビッ
ト左シフトされ、１００(2)、すなわち、４が得られ
る。以上説明したように、指数関数テーブル１とシフタ
２とを組み合わせることにより、指数関数変換器を簡単
に構成することができる。
【００１４】（２）対数関数変換器 次に、図５に対数関数変換器の構成の一例を示す。この
図において、３は入力される８ビットの２進数のデータ
の内、１が立っている最上位のビットのビット位置を４
ビットの２進数データＥＮＣで出力するプライオリティ
エンコーダ、４はシフト端子ＳＦＴに入力されるデータ
ＥＮＣに基づいて入力データを右シフトするシフタ、５
は図６に示す８ビットの入力データに対応した４ビット
の出力データからなる対数関数全体の一部の対数関数デ
ータが記憶された対数関数テーブルである。通常の持続
系の楽音を合成する場合、指数関数変換器の場合と同
様、対数関数テーブル５のサイズは、２５６点（２５６
ワード）程度でよく、また、シフタ２のシフト数は、１
６ビット程度でよい。
図において、３は入力される８ビットの２進数のデータ
の内、１が立っている最上位のビットのビット位置を４
ビットの２進数データＥＮＣで出力するプライオリティ
エンコーダ、４はシフト端子ＳＦＴに入力されるデータ
ＥＮＣに基づいて入力データを右シフトするシフタ、５
は図６に示す８ビットの入力データに対応した４ビット
の出力データからなる対数関数全体の一部の対数関数デ
ータが記憶された対数関数テーブルである。通常の持続
系の楽音を合成する場合、指数関数変換器の場合と同
様、対数関数テーブル５のサイズは、２５６点（２５６
ワード）程度でよく、また、シフタ２のシフト数は、１
６ビット程度でよい。
【００１５】次に、図５に示す対数関数変換器の動作に
ついて説明する。今、入力データの範囲は、０〜２５５
（００００００００(2)〜１１１１１１１１(2)）とす
る。たとえば、入力データが５（０００００１０
１(2)）である場合、プライオリティエンコーダ３の出
力データＥＮＣは、２（００１０(2)）である。このデ
ータＥＮＣがシフタ４のシフト端子ＳＦＴに入力され、
シフタ４において、入力データ（０００００１０
１(2)）が２ビット右シフトされ、１．０１０００００
(2)、すなわち、１．２５が得られる。
ついて説明する。今、入力データの範囲は、０〜２５５
（００００００００(2)〜１１１１１１１１(2)）とす
る。たとえば、入力データが５（０００００１０
１(2)）である場合、プライオリティエンコーダ３の出
力データＥＮＣは、２（００１０(2)）である。このデ
ータＥＮＣがシフタ４のシフト端子ＳＦＴに入力され、
シフタ４において、入力データ（０００００１０
１(2)）が２ビット右シフトされ、１．０１０００００
(2)、すなわち、１．２５が得られる。
【００１６】次に、対数関数テーブル５において、入力
データ１．０１０００００(2)に対して、ｌｏｇ2１．２
５＝０．０３２１９・・・の４ビットの２進数データ
０．ｘｘｘｘ(2)が得られる。これにより、データＥＮ
Ｃ、００１０(2)が整数部、対数関数テーブル５の出力
データ、０．ｘｘｘｘ(2)が小数部として８ビットのデ
ータ００１０．ｘｘｘｘ(2)が得られる。以上説明した
動作は、次式に基づいている。 ｌｏｇ2５＝２ｌｏｇ2２＋ｌｏｇ2１．２５
データ１．０１０００００(2)に対して、ｌｏｇ2１．２
５＝０．０３２１９・・・の４ビットの２進数データ
０．ｘｘｘｘ(2)が得られる。これにより、データＥＮ
Ｃ、００１０(2)が整数部、対数関数テーブル５の出力
データ、０．ｘｘｘｘ(2)が小数部として８ビットのデ
ータ００１０．ｘｘｘｘ(2)が得られる。以上説明した
動作は、次式に基づいている。 ｌｏｇ2５＝２ｌｏｇ2２＋ｌｏｇ2１．２５
【００１７】次に、入力データが１０５（０１１０１０
０１(2)）である場合、プライオリティエンコーダ３の
出力データＥＮＣは、６（０１１０(2)）である。この
データＥＮＣがシフタ４のシフト端子ＳＦＴに入力さ
れ、シフタ４において、入力データ（０１１０１００１
(2)）が６ビット右シフトされ、１．１０１００１０
（２）、すなわち、１．６４０６２５が得られる。
０１(2)）である場合、プライオリティエンコーダ３の
出力データＥＮＣは、６（０１１０(2)）である。この
データＥＮＣがシフタ４のシフト端子ＳＦＴに入力さ
れ、シフタ４において、入力データ（０１１０１００１
(2)）が６ビット右シフトされ、１．１０１００１０
（２）、すなわち、１．６４０６２５が得られる。
【００１８】次に、対数関数テーブル５において、入力
データ１．１０１００１０（２）に対して、ｌｏｇ
2１．６４０６２５＝０．７１４２４・・・の４ビット
の２進数データ０．ｘｘｘｘ(2)が得られる。これによ
り、データＥＮＣ、０１１０(2)が整数部、対数関数テ
ーブル５の出力データ、０．ｘｘｘｘ(2)が小数部とし
て８ビットのデータ０１１０．ｘｘｘｘ(2)が得られ
る。以上説明した動作は、次式に基づいている。 ｌｏｇ2１０５＝６ｌｏｇ2２＋ｌｏｇ2１．６４０６２５ 以上説明したように、プライオリティエンコーダ３、シ
フタ４および対数関数テーブル５を組み合わせることに
より、対数関数変換器を簡単に構成することができる。
データ１．１０１００１０（２）に対して、ｌｏｇ
2１．６４０６２５＝０．７１４２４・・・の４ビット
の２進数データ０．ｘｘｘｘ(2)が得られる。これによ
り、データＥＮＣ、０１１０(2)が整数部、対数関数テ
ーブル５の出力データ、０．ｘｘｘｘ(2)が小数部とし
て８ビットのデータ０１１０．ｘｘｘｘ(2)が得られ
る。以上説明した動作は、次式に基づいている。 ｌｏｇ2１０５＝６ｌｏｇ2２＋ｌｏｇ2１．６４０６２５ 以上説明したように、プライオリティエンコーダ３、シ
フタ４および対数関数テーブル５を組み合わせることに
より、対数関数変換器を簡単に構成することができる。
【００１９】ここで、指数関数および対数関数を用いた
簡単な飽和型非線形関数Ｓ1（ｘ）の例を数式１に示
し、図７に数式１の飽和型非線形関数Ｓ1（ｘ）をプロ
ットしたものを示す。
簡単な飽和型非線形関数Ｓ1（ｘ）の例を数式１に示
し、図７に数式１の飽和型非線形関数Ｓ1（ｘ）をプロ
ットしたものを示す。
【数１】 図７からわかるように、数式１の関数は、負側が飽和し
た１次関数であり、この関数が１つあると、図８に示す
急激に飽和する関数、図９に示す上側に飽和する関数お
よび図１０に示す上下に飽和する関数など様々な関数を
合成することができる。
た１次関数であり、この関数が１つあると、図８に示す
急激に飽和する関数、図９に示す上側に飽和する関数お
よび図１０に示す上下に飽和する関数など様々な関数を
合成することができる。
【００２０】次に、正側および負側がともに飽和する奇
数関数の飽和型非線形関数Ｓ2（ｘ）の例を数式２に示
し、図１１に数式２の飽和型非線形関数Ｓ2（ｘ）をプ
ロットしたものを示す。
数関数の飽和型非線形関数Ｓ2（ｘ）の例を数式２に示
し、図１１に数式２の飽和型非線形関数Ｓ2（ｘ）をプ
ロットしたものを示す。
【数２】 図１１においては、ｉｎｄｅｘの値を０．０５、０．１
および０．２の３つに変化させている。このｉｎｄｅｘ
は、飽和の度合を制御する変数になっている。
および０．２の３つに変化させている。このｉｎｄｅｘ
は、飽和の度合を制御する変数になっている。
【００２１】このように、指数関数および対数関数とい
う互いに逆関数にある関数の性質を利用し、様々な飽和
関数を比較的簡単な式、すなわち、簡単な演算で得るこ
とができる。また、指数関数と対数関数とは、上述した
ように、値域のレンジに対して小さいサイズのテーブル
にデータが記憶できるので、従来のように、各種の飽和
型非線形関数のデータをそれぞれの大きなサイズのテー
ブルに記憶する必要がなく、ＤＳＰ内部にテーブルを持
つことができる。
う互いに逆関数にある関数の性質を利用し、様々な飽和
関数を比較的簡単な式、すなわち、簡単な演算で得るこ
とができる。また、指数関数と対数関数とは、上述した
ように、値域のレンジに対して小さいサイズのテーブル
にデータが記憶できるので、従来のように、各種の飽和
型非線形関数のデータをそれぞれの大きなサイズのテー
ブルに記憶する必要がなく、ＤＳＰ内部にテーブルを持
つことができる。
【００２２】以下、図面を参照して、本発明の一実施例
について説明する。図１は本発明の一実施例による非線
形関数合成器の構成を示すブロック図であり、この図に
おいて、６は図示せぬ制御部から出力される絶対値制御
データＡＢＳＣＯＮＴに応じて入力データの絶対値をと
って出力する絶対値回路である。絶対値制御データＡＢ
ＳＣＯＮＴは、たとえば、絶対値回路６において入力デ
ータの絶対値をとる場合に”１”となり、入力データの
絶対値をとらない場合に”０”となるデータである。
について説明する。図１は本発明の一実施例による非線
形関数合成器の構成を示すブロック図であり、この図に
おいて、６は図示せぬ制御部から出力される絶対値制御
データＡＢＳＣＯＮＴに応じて入力データの絶対値をと
って出力する絶対値回路である。絶対値制御データＡＢ
ＳＣＯＮＴは、たとえば、絶対値回路６において入力デ
ータの絶対値をとる場合に”１”となり、入力データの
絶対値をとらない場合に”０”となるデータである。
【００２３】７は図示せぬ制御部から出力されるインバ
ートデータＩＮＶと絶対値回路６の出力データとの排他
的論理和をとるイクスクルーシブオアゲート、８は上述
した指数関数変換器である。インバートデータＩＮＶ
は、絶対値回路６の出力データの符号を反転する場合
に”１”となり、符号を反転しない場合に”０”となる
データである。
ートデータＩＮＶと絶対値回路６の出力データとの排他
的論理和をとるイクスクルーシブオアゲート、８は上述
した指数関数変換器である。インバートデータＩＮＶ
は、絶対値回路６の出力データの符号を反転する場合
に”１”となり、符号を反転しない場合に”０”となる
データである。
【００２４】また、９は図示せぬ制御部から出力される
オフセットデータＯＦＦＳＥＴ１を指数関数変換器８の
出力データに加算する加算器、１０は上述した対数関数
変換器、１１は図示せぬ制御部から出力されるオフセッ
トデータＯＦＦＳＥＴ２を対数関数変換器１０の出力デ
ータに加算する加算器、１２は入力データの符号ビット
ＳＩＧＮ（ＭＳＢ）と図示せぬ制御部から出力される符
号制御データＳＩＧＮＣＮＴとの論理積をとるアンドゲ
ート、１３は加算器１１の出力データとアンドゲート１
２との排他的論理和をとるイクスクルーシブオアゲート
である。符号制御データＳＩＧＮＣＮＴは、たとえば、
加算器１１の出力データの符号を反転する場合に”１”
となり、符号を反転しない場合に”０”となるデータで
ある。
オフセットデータＯＦＦＳＥＴ１を指数関数変換器８の
出力データに加算する加算器、１０は上述した対数関数
変換器、１１は図示せぬ制御部から出力されるオフセッ
トデータＯＦＦＳＥＴ２を対数関数変換器１０の出力デ
ータに加算する加算器、１２は入力データの符号ビット
ＳＩＧＮ（ＭＳＢ）と図示せぬ制御部から出力される符
号制御データＳＩＧＮＣＮＴとの論理積をとるアンドゲ
ート、１３は加算器１１の出力データとアンドゲート１
２との排他的論理和をとるイクスクルーシブオアゲート
である。符号制御データＳＩＧＮＣＮＴは、たとえば、
加算器１１の出力データの符号を反転する場合に”１”
となり、符号を反転しない場合に”０”となるデータで
ある。
【００２５】このような構成において、数式１に示す飽
和型非線形関数を合成する場合には、図示せぬ制御部か
ら絶対値制御データＡＢＳＣＯＮＴおよびインバートデ
ータＩＮＶとしてともに”０”、オフセットデータＯＦ
ＦＳＥＴ１として”１”、オフセットデータＯＦＦＳＥ
Ｔ２として”０”、符号制御データＳＩＧＮＣＮＴとし
て”０”を出力する。これにより、この非線形関数合成
器から入力データｘに対して数式１に示す出力データＳ
1（ｘ）が得られる。
和型非線形関数を合成する場合には、図示せぬ制御部か
ら絶対値制御データＡＢＳＣＯＮＴおよびインバートデ
ータＩＮＶとしてともに”０”、オフセットデータＯＦ
ＦＳＥＴ１として”１”、オフセットデータＯＦＦＳＥ
Ｔ２として”０”、符号制御データＳＩＧＮＣＮＴとし
て”０”を出力する。これにより、この非線形関数合成
器から入力データｘに対して数式１に示す出力データＳ
1（ｘ）が得られる。
【００２６】また、図１に示す非線形関数合成器によっ
て数式２に示す飽和型非線形関数を合成する場合には、
図示せぬ制御部から絶対値制御データＡＢＳＣＯＮＴと
しておよびインバートデータＩＮＶとしてともに”
１”、オフセットデータＯＦＦＳＥＴ１として”ｉｎｄ
ｅｘ”、オフセットデータＯＦＦＳＥＴ２として”−ｌ
ｏｇ2（１＋ｉｎｄｅｘ）”、符号制御データＳＩＧＮ
ＣＮＴとして”１”を出力する。これにより、この非線
形関数合成器から入力データｘに対して数式２に示す出
力データＳ2（ｘ）が得られる。以上説明したように、
図示せぬ制御部からこの非線形関数合成器に絶対値制御
データＡＢＳＣＯＮＴ等の各データをプログラム等によ
って供給することにより、数式１および２に代表される
様々な非線形関数データを合成することができる。
て数式２に示す飽和型非線形関数を合成する場合には、
図示せぬ制御部から絶対値制御データＡＢＳＣＯＮＴと
しておよびインバートデータＩＮＶとしてともに”
１”、オフセットデータＯＦＦＳＥＴ１として”ｉｎｄ
ｅｘ”、オフセットデータＯＦＦＳＥＴ２として”−ｌ
ｏｇ2（１＋ｉｎｄｅｘ）”、符号制御データＳＩＧＮ
ＣＮＴとして”１”を出力する。これにより、この非線
形関数合成器から入力データｘに対して数式２に示す出
力データＳ2（ｘ）が得られる。以上説明したように、
図示せぬ制御部からこの非線形関数合成器に絶対値制御
データＡＢＳＣＯＮＴ等の各データをプログラム等によ
って供給することにより、数式１および２に代表される
様々な非線形関数データを合成することができる。
【００２７】次に、図２は本発明の一実施例による非線
形関数合成器を用いた楽音合成装置の構成を示すブロッ
ク図である。この楽音合成装置は、ポリフォニックの音
源ＤＳＰによって構成されている。図２において、１４
は図示せぬ駆動波形メモリから出力された駆動波形デー
タが入力される入力端子、１５は所定のクロックを１ク
ロック毎カウントするカウンタ、１６は所定のクロック
を４クロック毎カウントするマイクロプログラムカウン
タ、１７はＤＳＰにおける各種処理を制御するためのマ
イクロプログラムが記憶されたマイクロプログラムメモ
リであり、マイクロプログラムは、マイクロプログラム
カウンタ１６から出力される所定のクロックに従って、
図示せぬ制御部によって実行され、各種制御信号が各部
へ出力される。
形関数合成器を用いた楽音合成装置の構成を示すブロッ
ク図である。この楽音合成装置は、ポリフォニックの音
源ＤＳＰによって構成されている。図２において、１４
は図示せぬ駆動波形メモリから出力された駆動波形デー
タが入力される入力端子、１５は所定のクロックを１ク
ロック毎カウントするカウンタ、１６は所定のクロック
を４クロック毎カウントするマイクロプログラムカウン
タ、１７はＤＳＰにおける各種処理を制御するためのマ
イクロプログラムが記憶されたマイクロプログラムメモ
リであり、マイクロプログラムは、マイクロプログラム
カウンタ１６から出力される所定のクロックに従って、
図示せぬ制御部によって実行され、各種制御信号が各部
へ出力される。
【００２８】また、１８は各種の係数データが記憶され
た係数メモリであり、これらの係数データは、マイクロ
プログラムの指示により、乗算器１９の一方の入力端に
供給される。２０は読み込みと書き込みとが別々に指定
できる２ポートのテンポラリメモリであり、同じアドレ
スに対して同時に読み込みと書き込みとを行なった場合
には、書き込まれる前のデータを読み込むようになって
いる。
た係数メモリであり、これらの係数データは、マイクロ
プログラムの指示により、乗算器１９の一方の入力端に
供給される。２０は読み込みと書き込みとが別々に指定
できる２ポートのテンポラリメモリであり、同じアドレ
スに対して同時に読み込みと書き込みとを行なった場合
には、書き込まれる前のデータを読み込むようになって
いる。
【００２９】テンポラリメモリ２０に記憶されているデ
ータは、マイクロプログラムの指示により、多数の入力
データを切り換えてその１つを出力するマルチプレクサ
２１および遅延量Ｄのシフトレジスタ２２を介して乗算
器１９の他方の入力端に供給されるとともに、マルチプ
レクサ２３および遅延量２Ｄのシフトレジスタ２４を介
して入力データに対して各種の演算を施す演算処理ユニ
ット（ＡＬＵ）２５の一方の入力端に供給される。
ータは、マイクロプログラムの指示により、多数の入力
データを切り換えてその１つを出力するマルチプレクサ
２１および遅延量Ｄのシフトレジスタ２２を介して乗算
器１９の他方の入力端に供給されるとともに、マルチプ
レクサ２３および遅延量２Ｄのシフトレジスタ２４を介
して入力データに対して各種の演算を施す演算処理ユニ
ット（ＡＬＵ）２５の一方の入力端に供給される。
【００３０】さらに、２６は乗算器１９の出力データを
遅延量Ｄだけ遅延してＡＬＵ２５の他方の入力端に供給
するシフトレジスタ、２７および２８は遅延量Ｄのシフ
トレジスタ、２９は加算器、３０は遅延量３Ｄのシフト
レジスタであり、加算器２９は、シフトレジスタ３０に
格納されたデータとシフトレジスタ２７に格納されたデ
ータを加算し、これをシフトレジスタ２８へ格納する。
遅延量Ｄだけ遅延してＡＬＵ２５の他方の入力端に供給
するシフトレジスタ、２７および２８は遅延量Ｄのシフ
トレジスタ、２９は加算器、３０は遅延量３Ｄのシフト
レジスタであり、加算器２９は、シフトレジスタ３０に
格納されたデータとシフトレジスタ２７に格納されたデ
ータを加算し、これをシフトレジスタ２８へ格納する。
【００３１】そして、シフトレジスタ２８に格納された
データは、シフトレジスタ３０に格納されるとともに、
共通データバス３１を介して出力端子３２から楽音信号
として出力される。また、シフトレジスタ２８に格納さ
れたデータは、共通データバス３１を介して、テンポラ
リメモリ２０に格納されるとともに、上述した非線形関
数合成器３２に供給される。テンポラリメモリ２０に格
納されたデータは、マイクロプログラムに従って、所定
の時期に読み出され、演算に用いられる。
データは、シフトレジスタ３０に格納されるとともに、
共通データバス３１を介して出力端子３２から楽音信号
として出力される。また、シフトレジスタ２８に格納さ
れたデータは、共通データバス３１を介して、テンポラ
リメモリ２０に格納されるとともに、上述した非線形関
数合成器３２に供給される。テンポラリメモリ２０に格
納されたデータは、マイクロプログラムに従って、所定
の時期に読み出され、演算に用いられる。
【００３２】いっぽう、非線形関数合成器３３は、図示
せぬ制御部から絶対値制御データＡＢＳＣＯＮＴ等の各
データがプログラム等によって供給されることにより、
供給されたデータを入力し、数式１および２に代表され
る様々な非線形関数を合成して出力し、その出力データ
をマルチプレクサ２１およびシフトレジスタ２２並びに
マルチプレクサ２３およびシフトレジスタ２４を介して
乗算器１９の他方の入力端およびＡＬＵ２５の一方の入
力端に供給する。
せぬ制御部から絶対値制御データＡＢＳＣＯＮＴ等の各
データがプログラム等によって供給されることにより、
供給されたデータを入力し、数式１および２に代表され
る様々な非線形関数を合成して出力し、その出力データ
をマルチプレクサ２１およびシフトレジスタ２２並びに
マルチプレクサ２３およびシフトレジスタ２４を介して
乗算器１９の他方の入力端およびＡＬＵ２５の一方の入
力端に供給する。
【００３３】高速のＤＳＰにおいては、乗算器１９、Ａ
ＬＵ２５および加算器２９は、すべてパイプライン処理
で動作するため、演算に必要なデータがマルチプレクサ
２１および２３で準備されてから共通バス３１に演算結
果が出力されるまで数クロックかかってしまう。
ＬＵ２５および加算器２９は、すべてパイプライン処理
で動作するため、演算に必要なデータがマルチプレクサ
２１および２３で準備されてから共通バス３１に演算結
果が出力されるまで数クロックかかってしまう。
【００３４】そこで、この実施例においては、トータル
の演算時間を４クロックに統一している。たとえば、シ
フトレジスタ３０の遅延量を３Ｄとし、シフトレジスタ
２８の遅延量Ｄとあわせて４Ｄとしている。これによ
り、加算器２９並びにシフトレジスタ２８および３０に
より演算する場合、見かけ上、次々と同一ノートに対し
て演算することができる。
の演算時間を４クロックに統一している。たとえば、シ
フトレジスタ３０の遅延量を３Ｄとし、シフトレジスタ
２８の遅延量Ｄとあわせて４Ｄとしている。これによ
り、加算器２９並びにシフトレジスタ２８および３０に
より演算する場合、見かけ上、次々と同一ノートに対し
て演算することができる。
【００３５】このため、ＤＳＰは、見かけ上、４つの並
行した記述によって制御されることになるが、このＤＳ
Ｐのプログラムを作成するプログラマは、４つの流れを
それぞれポリフォニックの４音など独立した処理に割り
振ることにより、並行記述のわずらわしさから解放され
る。この実施例においては、マイクロプログラムメモリ
１７および係数メモリ１８等は、４つのエリアに分割さ
れており、それぞれに独立したノート処理が記述されて
いるものとする。
行した記述によって制御されることになるが、このＤＳ
Ｐのプログラムを作成するプログラマは、４つの流れを
それぞれポリフォニックの４音など独立した処理に割り
振ることにより、並行記述のわずらわしさから解放され
る。この実施例においては、マイクロプログラムメモリ
１７および係数メモリ１８等は、４つのエリアに分割さ
れており、それぞれに独立したノート処理が記述されて
いるものとする。
【００３６】以上説明した構成のＤＳＰにおいては、先
に説明した非線形関数合成器３３を周辺装置として用い
た場合、非線形関数合成器３３に関する処理もパイプラ
インで同じクロック数だけ遅延させておく好都合であ
る。そこで、この実施例においては、非線形関数合成器
３３におけるトータルの演算時間が４クロックとなるよ
うにしている。このようにすることにより、あるクロッ
クタイムに非線形関数合成器３３に入力されたデータに
対する演算結果は、見かけ上、次のクロックサイクルで
得られるようになる。
に説明した非線形関数合成器３３を周辺装置として用い
た場合、非線形関数合成器３３に関する処理もパイプラ
インで同じクロック数だけ遅延させておく好都合であ
る。そこで、この実施例においては、非線形関数合成器
３３におけるトータルの演算時間が４クロックとなるよ
うにしている。このようにすることにより、あるクロッ
クタイムに非線形関数合成器３３に入力されたデータに
対する演算結果は、見かけ上、次のクロックサイクルで
得られるようになる。
【００３７】以上説明したように、本発明による非線形
関数の合成の手法は、従来の技術において説明した自然
楽器の発音メカニズムをシミュレートしたモデルを動作
させて自然楽器音を合成する楽音合成装置においては、
持続系の自然楽器音を合成することに適しているが、そ
のほか、広いダイナミックレンジと滑らかさ（細かさ）
の両方の性質を有する非線形関数が必要な自然楽器音を
合成すること等にも適している。
関数の合成の手法は、従来の技術において説明した自然
楽器の発音メカニズムをシミュレートしたモデルを動作
させて自然楽器音を合成する楽音合成装置においては、
持続系の自然楽器音を合成することに適しているが、そ
のほか、広いダイナミックレンジと滑らかさ（細かさ）
の両方の性質を有する非線形関数が必要な自然楽器音を
合成すること等にも適している。
【００３８】すなわち、本発明による非線形関数合成器
は、通常、非常に大きなサイズのテーブルを用いなけれ
ば実現できないような非線形関数を、非常に小さいサイ
ズのテーブルで実現できる非線形関数を合成することに
より実現できるという利点がある。したがって、本発明
による非線形関数合成器は、合成された最終出力データ
を非線形関数合成器に入力してその出力データをそのま
ま合成された楽音信号として用いるような、たとえば、
電磁ピックアップをシミュレーションする場合などに
も、非常に適している。
は、通常、非常に大きなサイズのテーブルを用いなけれ
ば実現できないような非線形関数を、非常に小さいサイ
ズのテーブルで実現できる非線形関数を合成することに
より実現できるという利点がある。したがって、本発明
による非線形関数合成器は、合成された最終出力データ
を非線形関数合成器に入力してその出力データをそのま
ま合成された楽音信号として用いるような、たとえば、
電磁ピックアップをシミュレーションする場合などに
も、非常に適している。
【００３９】
【発明の効果】以上説明したように、請求項１または２
記載の発明によれば、少ない数のテーブルまたは小さな
サイズのテーブルに記憶される非線形関数のデータから
各種の非線形関数のデータが合成できるという効果があ
る。また、請求項３記載の発明によれば、合成された非
線形関数のデータを用いて金管楽器音等の持続系の自然
楽器音を合成することができるという効果がある。
記載の発明によれば、少ない数のテーブルまたは小さな
サイズのテーブルに記憶される非線形関数のデータから
各種の非線形関数のデータが合成できるという効果があ
る。また、請求項３記載の発明によれば、合成された非
線形関数のデータを用いて金管楽器音等の持続系の自然
楽器音を合成することができるという効果がある。
【図面の簡単な説明】
【図１】 本発明の一実施例による非線形関数合成器の
構成を示すブロック図である。
構成を示すブロック図である。
【図２】 本発明の一実施例による非線形関数合成器を
用いた楽音合成装置の構成を示すブロック図である。
用いた楽音合成装置の構成を示すブロック図である。
【図３】 指数関数変換器の構成の一例を示すブロック
図である。
図である。
【図４】 指数関数テーブル１に記憶されるデータの一
例を示す図である。
例を示す図である。
【図５】 対数関数変換器の構成の一例を示すブロック
図である。
図である。
【図６】 対数関数テーブル５に記憶されるデータの一
例を示す図である。
例を示す図である。
【図７】 飽和型非線形関数の一例を示す図である。
【図８】 飽和型非線形関数の一例を示す図である。
【図９】 飽和型非線形関数の一例を示す図である。
【図１０】 飽和型非線形関数の一例を示す図である。
【図１１】 飽和型非線形関数の一例を示す図である。
１……指数関数テーブル、２，４……シフタ、３……プ
ライオリティエンコーダ、５……対数関数テーブル、６
……絶対値回路、７，１３……イクスクルーシブオアゲ
ート、８……指数関数変換器、９，１１……加算器、１
０……対数関数変換器、１２……アンドゲート、１７…
…プログラムメモリ、１８……係数メモリ、１９……乗
算器、２０……テンポラリメモリ、２１，２３……マル
チプレクサ、２２，２４，２６，２７，２８，３０……
シフトレジスタ、２５……ＡＬＵ、２９……加算器、３
３……非線形関数合成器。
ライオリティエンコーダ、５……対数関数テーブル、６
……絶対値回路、７，１３……イクスクルーシブオアゲ
ート、８……指数関数変換器、９，１１……加算器、１
０……対数関数変換器、１２……アンドゲート、１７…
…プログラムメモリ、１８……係数メモリ、１９……乗
算器、２０……テンポラリメモリ、２１，２３……マル
チプレクサ、２２，２４，２６，２７，２８，３０……
シフトレジスタ、２５……ＡＬＵ、２９……加算器、３
３……非線形関数合成器。
Claims (3)
- 【請求項１】 指数関数テーブルと、 対数関数テーブルと、 前記指数関数テーブルあるいは前記対数関数テーブルか
ら出力されるデータに対する各種の演算、その演算結果
の前記指数関数テーブルあるいは前記対数関数テーブル
への供給の少なくとも１つの処理を行う演算手段とを具
備することを特徴とする非線形関数合成器。 - 【請求項２】 指数関数全体の一部の指数関数データが
記憶された指数関数テーブルと、入力データに基づいて
前記指数関数データをシフトするシフタとかなる指数関
数変換器と、 入力データの内、１が立っている最上位のビットのビッ
ト位置に関するデータを出力するプライオリティエンコ
ーダと、該プライオリティエンコーダの出力データに基
づいて入力データをシフトするシフタと、対数関数全体
の一部の対数関数データが記憶され、前記シフタの出力
データに応じた対数関数データを出力する対数関数テー
ブルとからなる対数関数変換器と、 前記指数関数変換器あるいは前記対数関数変換器から出
力されるデータに対する各種の演算、その演算結果の前
記指数関数変換器あるいは前記対数関数変換器への供給
の少なくとも１つの処理を行う演算手段とを具備するこ
とを特徴とする非線形関数合成器。 - 【請求項３】 複数のデータを記憶する記憶手段と、 前記記憶手段から読み出された前記データに対して所定
のプログラムに従って演算を行うプログラム演算手段
と、 該プログラム演算手段の出力データを各種の非線形関数
データに変換して前記プログラム演算手段に供給する請
求項１または２記載の非線形関数合成器と、 前記プログラム演算手段の出力データを前記記憶手段に
書き込む制御手段とを具備することを特徴とする非線形
関数合成器を用いた楽音合成装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3286914A JPH05150786A (ja) | 1991-10-31 | 1991-10-31 | 非線形関数合成器および該非線形関数合成器を用いた楽音合成装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3286914A JPH05150786A (ja) | 1991-10-31 | 1991-10-31 | 非線形関数合成器および該非線形関数合成器を用いた楽音合成装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05150786A true JPH05150786A (ja) | 1993-06-18 |
Family
ID=17710616
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3286914A Pending JPH05150786A (ja) | 1991-10-31 | 1991-10-31 | 非線形関数合成器および該非線形関数合成器を用いた楽音合成装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05150786A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005503697A (ja) * | 2001-07-16 | 2005-02-03 | クゥアルコム・インコーポレイテッド | 対数と指数との変換を使用するディジタル電圧増幅器 |
| US11733970B2 (en) | 2019-09-20 | 2023-08-22 | Kabushiki Kaisha Toshiba | Arithmetic operation circuit |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62182799A (ja) * | 1986-02-06 | 1987-08-11 | セイコーインスツルメンツ株式会社 | 音響信号解析合成装置 |
| JPH01126807A (ja) * | 1987-11-12 | 1989-05-18 | Toshiba Corp | メモリ使用型ｆｍ復調回路 |
| JPH01209530A (ja) * | 1988-02-17 | 1989-08-23 | Nec Corp | 指数関数演算装置 |
| JPH03192396A (ja) * | 1989-12-22 | 1991-08-22 | Yamaha Corp | 楽音制御装置 |
-
1991
- 1991-10-31 JP JP3286914A patent/JPH05150786A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62182799A (ja) * | 1986-02-06 | 1987-08-11 | セイコーインスツルメンツ株式会社 | 音響信号解析合成装置 |
| JPH01126807A (ja) * | 1987-11-12 | 1989-05-18 | Toshiba Corp | メモリ使用型ｆｍ復調回路 |
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| JPH03192396A (ja) * | 1989-12-22 | 1991-08-22 | Yamaha Corp | 楽音制御装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005503697A (ja) * | 2001-07-16 | 2005-02-03 | クゥアルコム・インコーポレイテッド | 対数と指数との変換を使用するディジタル電圧増幅器 |
| JP2009284498A (ja) * | 2001-07-16 | 2009-12-03 | Qualcomm Inc | 対数と指数との変換を使用するディジタル電圧増幅器 |
| US11733970B2 (en) | 2019-09-20 | 2023-08-22 | Kabushiki Kaisha Toshiba | Arithmetic operation circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980303 |