JPH09107289A - エンコード回路及びアナログ／デジタル変換装置 - Google Patents

Abstract

(57)【要約】 【課題】 コンパレータ出力（エンコード入力）に不正
規（特異なエラー）状態が生じた場合（とくに正規状態
に対して大きくかけ離れた上位ビットにエラーが生じた
ような場合）でも正規もしくは正規に近い値が得られる
エンコード回路及びＡＤコンバータを提供する。 【解決手段】 エンコード回路２６にコンパレータ１２
の出力の“Ｈ”レベル又は“Ｌ”レベルの数を数える手
段を設けることにより従来より正確なバイナリ変換を行
う。“Ｈ”レベルまたは“Ｌ”レベルの数をカウントす
ることによりバイナリーコードの変換を行うので１デー
タの重みが同じであり、電源ノイズ等により正値よりか
け離れたデータ部に突発的にエラーが発生した場合でも
エンコード結果は極めて正値に近い値を得ることができ
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、“Ｍ”ビットのデ
ータラインから“Ｎ”ビットのデータコードに変換する
エンコード回路に関し、特に並列或いは直並列型アナロ
グ／デジタル変換器などの不正規入力が発生する半導体
集積回路装置に使用される。

【０００２】

【従来の技術】図７を参照して補正型エンコーダが用い
られている従来の３ビットの並列型アナログ／デジタル
変換装置（以下、ＡＤコンバータ(Analog Digital Conv
erter)という）を説明する。まず補正の意味について説
明する。一般的なＡＤコンバータは図７に示すように、
サンプル＆ホールド回路１０、基準電圧生成回路１１、
コンパレータアレイ１２及びエンコーダ１３から構成さ
れている。入力電圧ＡＩＮをサンプル＆ホールド回路１
０でホールドし、入力レンジの分解能に対応する電圧を
生成する基準電圧生成回路１１で生成された入力レンジ
の分解能に対応する基準電圧ＶＲＥＦ（１〜ｎ）と入力
電圧ＡＩＮとをコンパレータアレイ１２で比較する。基
準電圧生成回路では、例えば、入力電圧ＶＲＴ（２Ｖ）
及び入力電圧ＶＲＢ（１Ｖ）の入力によって１Ｖから２
Ｖまでの７つの基準電圧ＶＲＥＦ（１〜７）が生成され
る。そして、これら基準電圧に対してアナログ入力値
（ＡＩＮ）が“Ｈ”レベルかもしくは“Ｌ”レベルかを
コンパレータアレイ１２で判定し、その比較データをエ
ンコーダ１３でバイナリコードに変換し１０進数の出力
を得ている。

【０００３】この時、例えば、アナログ入力値が基準電
圧の３、４レベルの間にあるとすると、コンバレータア
レイの正規の出力１４は、例えば、ＡＩＮ＞ＶＲＥＦｎ
のとき“Ｈ”レベルとし、ＡＩＮ≦ＶＲＥＦｎのとき
“Ｌ”レベルとする場合、理論上上位から（ＬＬＬＨＨ
Ｈ）となる。その結果、エンコード出力値は３（１０進
数）となるのが本来の動作である。しかし、コンパレー
タの出力は、実際には電源ノイズや各コンパレータ間の
特性差によって正規の出力１４のように、一様な出力
（“Ｌ”レベルグループと“Ｈ”レベルグループが完全
に二分されている状態を示す）とはならず、実際には出
力１５の様にコードの飛びが発生する不正規な状態にな
ることが多い（以下、一様に分かれている状態を正規出
力（（ＬＬＬＬＨＨＨ）など）、コード飛びが発生して
いる状態を不正規出力（（ＬＨＬＬＨＬＨ）など）とい
う）。この不正規出力は基準電圧の分解能が高い程生じ
易く、高速変換時や高周波入力時などに発生し易い傾向
がある。こうした不正規出力は、通常のエンコーダでは
大きな誤動作となるため、極力正規の値に近いよう補正
を行うタイプのエンコーダが用いられている。

【０００４】次に、補正型エンコーダの動作原理を図８
の従来例を参照して説明する。最も簡単な方式として
は、図に示すように、最上位の“Ｈ”レベルで下位を
“Ｈ”レベルにマスクする論理和回路を用いたＯＲ−Ｔ
ｒｅｅ回路１８を設けて出力値を強制的に一様化する。
次に、Ｌ／Ｈの変化部を検出するアドレスデコーダ１９
に送り、論理積回路を用いて最上位の“Ｈ”レベルの１
データのみ“Ｈ”レベルの形態にする。そして、ＮＯＲ
回路とＮＡＮＤ回路とを組合わせてなる８ｔｏ３エンコ
ーダ２０でバイナリ変換して出力する（この場合３ビッ
トを出力する）。図７に示す不正規出力１５（ＬＨＬＬ
ＨＬＨ）が入力された場合には、図８に示すＯＲ−Ｔｒ
ｅｅ回路１８は、最上位の“Ｈ”レベルでマスクするこ
とから、ＯＲ−Ｔｒｅｅ回路１８の不正規出力２２は
（ＬＨＨＨＨＨＨ）となる。この不正規出力２２がアド
レスレコーダ１９に入力される。このアドレスデコーダ
１９の不正規出力２４は、（ＬＨＬＬＬＬＬ）となる。

【０００５】この不正規出力２４が前記エンコーダ２０
に入力されると不正規出力１７ａは、（ＨＨＬ）として
出力される。一方、図７に示す正規出力１４（ＬＬＬＬ
ＨＨＨ）が入力された場合には、図８に示すようにＯＲ
−Ｔｒｅｅ回路１８の正規出力２１は（ＬＬＬＬＨＨ
Ｈ）となる。この不正規出力２１がアドレスレコーダ１
９に入力される。このアドレスデコーダ１９の正規出力
２３は、（ＬＬＬＬＨＬＬ）となる。この不正規出力２
３が前記エンコーダ２０に入力されると正規出力１６は
（ＬＨＨ）として出力される。（ＨＨＬ）は２進数で１
１０を表し、１０進数にすると６となる。（ＬＨＨ）は
２進数で１１を表し、１０進数にすると３となる。従っ
て、不正規出力と正規出力とは６−３＝＋３と大きな差
を有している。

【０００６】次に、図９を参照して他の従来例を説明す
る。この方式のＡＤコンバータは、前の方式を２つ組み
合わせた構成となっている。すなわち、ＯＲ−Ｔｒｅｅ
回路１８ａ及びＡＮＤ−Ｔｒｅｅ回路１８ｂを用意す
る。そして、最上位の“Ｈ”レベルで下位を“Ｈ”レベ
ルにマスクするＯＲ−Ｔｒｅｅ回路１８ａを用い、その
結果をアドレスレコーダ１９及び８ｔｏ３エンコーダ２
０で処理を行う経路と、最下位の“Ｌ”レベルで上位を
“Ｌ”レベルにマスクするＡＮＤ−Ｔｒｅｅ回路１８ｂ
の結果をアドレスレコーダ１９及び８ｔｏ３エンコーダ
２０で処理する経路の２つを設ける。そして、２つの経
路の結果を入力し、各々を加算し、さらに演算回路２５
でこれを１／２にすることによってＡＤコンバータの結
果を得ており、両系列の平均値を出力としている。

【０００７】図９において、不正規入力１５を（ＬＨＬ
ＬＨＬＨ）とする。ＯＲ−Ｔｒｅｅ回路１８ａを用いる
図の上部系列では、ＯＲ−Ｔｒｅｅ回路１８ａの不正規
出力２２ａは（ＬＨＨＨＨＨＨ）となり（正規出力２１
ａは（ＬＬＬＬＨＨＨ）となる）、この出力がアドレス
レコーダ１９、８ｔｏ３エンコーダ２０を経てエンコー
ド結果の１１０（１０進数で６）を得る。ＡＮＤ−Ｔｒ
ｅｅ回路１８ｂを用いる下部系列ではその不正規出力２
２ｂは（ＬＬＬＬＬＬＨ）となり（正規出力２１ｂは
（ＬＬＬＬＨＨＨ）となる）、この出力がアドレスレコ
ーダ１９、８ｔｏ３エンコーダ２０を経てエンコード結
果の１（１０進数でも１）を得る。この２系列のエンコ
ード結果を演算器２５で平均して平均値４を得る。正規
入力１４を（ＬＬＬＬＨＨＨ）とすると、ＡＤコンバー
タの出力は１０進数で３であるから誤差分は１となり、
前の方式のＡＤコンバータより回路規模が大きくなって
しまうが誤差が少なくなる。

【０００８】

【発明が解決しようとする課題】ところで、前記従来の
２方式のＡＤコンバータでは、最上位の“Ｈ”レベル及
び最下位の“Ｌ”レベルを検出し平均化しているので、
正負が均等な不正規入力に対しては効果があるが、先に
示した不正規入力１５の様に不正規の部分が片寄って発
生した場合（とくに正規入力における最上位の“Ｈ”ビ
ットから大きくかけ離れた上位ビットに突発的な“Ｈ”
ビットが発生したような場合）には、依然誤差が発生し
ているように効果は少なくなる。通常ノイズによる誤動
作ではコンパレータの位置などが関係し、また高周波入
力時には、前の値が影響することから、必ずしも均一な
エラーが発生するとは限らないのでこれら従来のＡＤコ
ンバータは理想的な方式とは言えない。特に、ＣＭＯＳ
プロセスによるデジタル回路へのオンチップ化、半導体
集積回路装置の高分解能化及び高速動作化が進んでいる
現状では不正規出力が増大して大きな問題になってい
る。本発明は、このような事情によりなされたものであ
り、コンパレータ出力、つまりエンコード入力に不正規
（特異なエラー）状態が生じた場合（とくに正規状態に
対して大きくかけ離れた上位ビットにエラーが生じたよ
うな場合）でも正規もしくは正規に近い値が得られるエ
ンコード回路及びエンコード回路を用いたＡＤコンバー
タを提供することにある。

【０００９】

【課題を解決するための手段】本発明は、エンコード回
路にコンパレータ出力の“Ｈ”レベル又は“Ｌ”レベル
の数を数える手段を設けることにより従来より正確なバ
イナリ変換を行うことを特徴にしている。請求項１の発
明は、エンコード回路において、入力電圧を基準電圧と
比較し、その比較結果に基づき複数の“Ｈ”レベルデー
タ又は“Ｌ”レベルデータとの組み合わせとして前記入
力電圧値を表したデータを入力する手段と、この“Ｈ”
レベル又は“Ｌ”レベルのいづれかをカウントする手段
とを備え、この“Ｈ”レベル又は“Ｌ”レベルの合計数
に基づいてコード変換を行うことを特徴とする。請求項
２の発明は、アナログ／デジタル変換装置において、入
力電圧をホールドする手段と、入力レンジの分解能に対
応する基準電圧を生成する手段と、前記入力電圧と前記
基準電圧とを比較し、その比較結果に基づき前記入力電
圧値を複数の“Ｈ”レベルデータ又は“Ｌ”レベルデー
タとの組み合わせとして出力する手段と、前記“Ｈ”レ
ベル又は“Ｌ”レベルのいづれかをカウントする手段と
を備え、前記“Ｈ”レベル又は“Ｌ”レベルの合計数に
基づいてコード変換を行うことを特徴とする。

【００１０】請求項３の発明は、アナログ／デジタル変
換装置において、入力電圧をホールドするサンプル・ホ
ールド回路と、入力レンジの分解能に対応する基準電圧
を生成する基準電圧生成回路と、前記入力電圧と前記基
準電圧とを比較し、その比較結果に基づき前記入力電圧
値を複数の“Ｈ”レベルデータ又は“Ｌ”レベルデータ
との組み合わせとして出力する複数のコンパレータと、
前記比較データを入力させるエンコード回路とを備え、
前記エンコード回路は前記“Ｈ”レベル又は“Ｌ”レベ
ルのいづれかの数をカウントするカウンタを有すること
を特徴とする。請求項４の発明は、請求項３の発明にお
いて、前記カウンタは複数の全加算器を組み合わせて構
成されていることを特徴とする。請求項５の発明は、ア
ナログ／デジタル変換装置において、請求項１に記載の
エンコード回路を組み込んだことを特徴とする。

【００１１】

【発明の実施の形態】以下、図１を参照して本発明の実
施の形態を説明する。図は、アナログ／デジタル変換装
置（ＡＤコンバータ）のブロック図である。ＡＤコンバ
ータは、コンパレータアレイとエンコード回路もしくは
エンコーダから構成されている。この発明の実施の形態
に用いるＡＤコンバータは、例えば、図７に示すＡＤコ
ンバータのコンパレータアレイを用いており、エンコー
ド回路にその特徴を有している。コンパレータアレイ
は、基準電圧生成回路の出力と、アナログ値を入力する
サンプル＆ホールド回路の出力を入力とし、その比較結
果を出力するものであるが、その構成及び動作の詳細
は、前述の図７に関する説明の通りなので省略する。こ
のコンパレータアレイの出力は、エンコード回路に入力
されてバイナリコードに変換される。エンコード回路
に、例えば、８データ−３データコード変換のバイナリ
エンコーダを採用した場合について説明する。このバイ
ナリエンコーダは、入力される“Ｈ”レベルを数えるた
めの４つの全加算器２６ａ、２６ｂ、２６ｃ、２６ｄか
ら構成されている。即ち、本発明のエンコード回路は、
入力されるコンパレータの出力の“Ｈ”レベル（もしく
は“Ｌ”レベル）の数をカウントする手段として全加算
器を用いている。

【００１２】全加算器は、図２に示されているように、
例えば、ＮＡＮＤ回路から構成された２つの半加算器を
組み合わせて構成されている。ｍビットの加算器はこの
全加算器をｍ個用いて構成されている。全加算器は、加
算する２つの入力ａ、ｂと桁上げ入力Ｃｉを有し、和出
力Ｓと桁上げ出力Ｃｏを有しており、その動作は図３に
示す真理値表のようになる。以上のことから、全加算器
は、１個当たり３データ分をカウントし、２ビットのバ
イナリ変換ができるので、コンパレータの出力（Ｄ１〜
Ｄ７）を入力するには、２個の全加算器が必要である。
出力Ｄ１は、２段目の全加算器（４個目の全加算器２６
ｄ）の桁上げ入力Ｃｉに入力される。出力Ｄ７〜Ｄ５
は、全加算器２６ａで変換され、出力Ｄ４〜Ｄ２は、全
加算器２６ｂで変換される。そして、次段の全加算器２
６ｃ、２６ｂにより全加算器２６ａ、２６ｂの演算結果
と、更に前述のようにコンパレータの出力Ｄ１の加算を
行う。このエンコーダの出力は、全加算器２６ｃの桁上
げ出力Ｃｏ、和出力Ｓ及び全加算器２６ｄの和出力Ｓの
３ビット出力（全加算器２６ｄの桁上げ出力Ｃｏは全加
算器２６ｃに出力される）であり、２進数が出力され
る。

【００１３】この発明の実施の形態では、データの正し
い入力（正規入力）１４を（ＬＬＬＬＨＨＨ）とする。
この場合において突発的なノイズにより実際にはコンパ
レータから、例えば、（ＬＨＬＬＨＬＨ）の不正規出力
があり、これがエンコーダの不正規入力１５となる。こ
の不正規入力１５が入力されると、エンコーダは“Ｈ”
レベルの数を演算し、（ＬＨＨ）を出力する。これは２
進数の１１を表し、１０進数で３となる。上記正規入力
１４でもこの入力に対して、（ＬＨＨ）が出力されるの
で、やはり１０進数で３が出力される。したがって、こ
の場合、正規入力でも不正規入力でも同じ結果が出たの
で誤差がなくなり、突発的に発生するノイズの影響が零
であることになる。勿論実際には完全に誤差をなくすこ
とは難しい。しかし、エラーは第１の従来方式を越える
ことは絶対に無く、正しい値に著しく収斂させることが
できる。以上のように、加算によるエンコード方式で
は、入力データビットの重みが同じであり、突発的にか
け離れた部分にエラーが生じた場合でも極めて正値に近
い値が得られる。

【００１４】なお、多ビットについては、この例を基本
として加算器の個数を増やすことで容易に拡張できる。
また、２ステップ・フラッシュ方式ＡＤコンバータで用
いられているオーバーラップ構造方式についても、この
結果により加減算を行うことで対応可能である。また、
エンコード回路における“Ｈ”レベル又は“Ｌ”レベル
のカウントには、全加算器に限らずＲＯＭを使用するこ
ともできる。ＡＤコンバータには代表的な例としてフラ
ッシュ方式と２ステップフラッシュ方式がある。図７に
示すフラッシュ方式ＡＤコンバータは、並列型ともいわ
れ、アナログからデジタルへの変換では最も単純で原理
的な方式である。この方式は、Ｎビットの分解能を得る
ために２^N −１個のコンパレータとコンパレータのタッ
プに相当する基準抵抗及びコンパレータの出力をＮビッ
トのバイナリコードに変換するエンコーダとにより構成
されている。実際には、オーバーフローを検出するため
のコンパレータが付加されるために２^N 個のコンパレー
タが使われる。入力信号は、全コンパレータに並列に接
続されている。

【００１５】基準抵抗（数１０〜数１００Ω）の両端に
はフルスケール電圧に相当する基準電圧が供給される。
各コンパレータでは入力信号ＡＩＮと各コンパレータに
おける参照電圧レベル（ＶＲＥＦ１〜ｎ）とが比較され
る。ここにおいてＡＩＮ＞ＶＲＥＦｎの関係にあるコン
パレータの出力は、すべて“Ｈ”となり、ＡＩＮ＜ＶＲ
ＥＦｎの関係にあるコンパレータの出力はすべて“Ｌ”
になる。これらのコンパレータの出力は、エンコード回
路ですべてバイナリコードに変換される（図７参照）。
本発明では、２ステップフラッシュ方式のＡＤコンバー
タも適用することができる。前述のフラッシュ方式では
２^N 個のコンパレータが必要になるため８ビット以上の
ＡＤコンバータになるとチップサイズも大きくなり、価
格も安くはない。そこで、この変換方式が８〜１０ビッ
ト、２０〜３０Ｍサンプル／ｓｅｃのＡＤコンバータに
採用されている。この変換方式では、変換動作を上位ビ
ットと下位ビットの２ステップに分けて行われることに
特徴がある。

【００１６】図４の回路図に示す２ステップ・フラッシ
ュ型ＡＤコンバータは、上位２ビット、下位３ビットに
分けて変換が行われる。第１ステップでは、上位コンパ
レータＣＰ1 、ＣＰ2 、ＣＰ3 により入力電圧ＡＩＮと
参照電圧レベルＶ1 、Ｖ2 、Ｖ3 とが比較される。例え
ば、ＡＩＮ＞Ｖ1 とすると、ＣＰ1 の出力が“Ｈ”、Ｃ
Ｐ2 及びＣＰ2 の出力が“Ｌ”になる。第２ステップで
は、ＣＰ1 〜ＣＰ3 の出力結果によりスイッチＳ1 〜Ｓ
4 がコントロールされる。ＡＩＮ＜Ｖ1 ならＳ1 スイッ
チ群がオンする。Ｖ1 ＜ＡＩＮ＜Ｖ2 ならＳ2 スイッチ
群がオンする。Ｖ2 ＜ＡＩＮ＜Ｖ3 ならＳ3 スイッチ群
がオンする。ＡＩＮ＞Ｖ3 ならＳ4 スイッチ群がオンす
る。すなわち、上位コンパレータの出力結果により、下
位コンパレータ群に供給される比較参照電圧レベルが切
り替えられる。入力信号は上位、下位コンパレータ群す
べてに並列接続されている。したがって、第２ステップ
は、各下位コンパレータの比較動作により下位ビットが
求められる。２ステップ・フラッシュ方式を採用するこ
とにより素子数を大幅に減らすことができ、８〜１０ビ
ットのＡＤコンバータも低コストで製造することができ
る。

【００１７】しかし、変換動作が２回に分けられている
ので、この２回の変換時間中は入力信号は変化しないこ
とが要求される。そこで、ＡＤコンバータの入力段には
サンプル＆ホールド回路（図示せず）が必要である。こ
のサンプル＆ホールド回路も含めてＡＤコンバータを１
チップ化することにより、高集積化された半導体チップ
を得ることができる。次に、本発明の効果を説明するた
めに図５及び図６を参照して４ビットのバイナリコード
を出力するＡＤコンバータを説明する。図５は、従来の
ＡＤコンバータを構成するエンコード回路の回路図、図
６は、本発明のＡＤコンバータを構成するコンパレータ
及びエンコード回路のブロック回路図である。このＡＤ
コンバータは、フラッシュ方式及び２ステップ・フラッ
シュ方式のどちらを採用することもできる。

【００１８】ここで使用するエンコード回路は、ＯＲ−
Ｔｒｅｅ１８とアドレスデコーダ１９を用いる（図８参
照）。すなわち、まず、最上位の“Ｈ”レベルで下位を
“Ｈ”レベルにマスクする論理和回路を用いたＯＲ−Ｔ
ｒｅｅ回路１８を設けて出力値を強制的に一様化する。
次に、その出力をＬ／Ｈの変化部を検出するアドレスデ
コーダ１９に送り、論理積回路を用いて最上位の“Ｈ”
データの１データのみ“Ｈ”レベルの形態にする。そし
て、その出力をＮＯＲ回路とＮＡＮＤ回路とを組合わせ
てなる１６ｔｏ４エンコーダ３０でバイナリ変換して４
ビットを出力する。このＡＤコンバータには正規入力と
して（ＬＬＬＬＬＬＬＬＬＨＨＨＨＨＨ）が入力される
ものとする。このエンコード回路にコンパレータの不正
規出力（ＬＨＬＨＬＬＬＬＬＨＨＬＨＨＨ）が入力され
た場合、ＯＲ−Ｔｒｅｅ回路１８は、最上位の“Ｈ”レ
ベルでマスクすることから、ＯＲ−Ｔｒｅｅ回路１８の
不正規出力２２は（ＬＨＨＨＨＨＨＨＨＨＨＨＨＨＨ）
となる。この不正規出力がアドレスレコーダ１９に入力
される。このアドレスデコーダ１９の不正規出力２４は
（ＬＨＬＬＬＬＬＬＬＬＬＬＬ）となる。

【００１９】この不正規出力２４が前記エンコーダ３０
に入力されると不正規出力１７ａは、（ＨＨＨＬ）とし
て出力される。一方、正規出力（ＬＬＬＬＬＬＬＬＬＨ
ＨＨＨＨＨ）が入力された場合には、ＯＲ−Ｔｒｅｅ回
路１８の正規出力２１は（ＬＬＬＬＬＬＬＬＬＨＨＨＨ
ＨＨ）となる。この不正規出力２１がアドレスレコーダ
１９に入力される。このアドレスデコーダ１９の正規出
力２３は（ＬＬＬＬＬＬＬＬＬＬＨＬＬＬＬＬ）となる
（図８参照）。この不正規出力２３がエンコーダ３０に
入力されると正規出力１６は（ＬＨＨＬ）として出力さ
れる。（ＨＨＨＬ）は２進数で１１１０を表し、１０進
数にすると１４となる。（ＬＨＨＬ）は２進数で１１０
を表し、１０進数にすると６となる。したがって、不正
規出力と正規出力の差は１４−６＝＋８となる。また、
前述の図９に示す従来方式でＡＤコンバータによる変換
を行うと不正規出力は１０進数で８となり、正規出力と
の差は２となる。

【００２０】一方、図６に示す本発明に係るＡＤコンバ
ータを用いて図５に示す不正規入力をＡＤコンバータに
入力するとその出力は（ＬＨＨＨ）となり、１０進数で
７となる。正規出力は、前述のように、（ＬＨＨＬ）で
あって、１０進数で６となるから、不正規出力と正規出
力との差は１となり、全く同じでは無いが両者は著しく
近い値を示す。図５のＡＤコンバータのエンコード回路
２６は、１１個の全加算器２６ａ〜２６ｋを図のように
組み合わせて構成されており、１５の入力（Ｄ１５〜Ｄ
１）に対して４ビットのバイナリコード（Ｑ４、Ｑ３、
Ｑ２、Ｑ１）を出力する。以上のように、本発明のＡＤ
コンバータにおいて正規出力と不正規出力とに誤差があ
っても、その値は前述した従来の２つの方式のどれより
も小さいことが分かる。

【００２１】

【発明の効果】以上の通り、本発明のエンコード回路
は、“Ｈ”または“Ｌ”レベルの数をカウントすること
によりバイナリーコードの変換を行うので１データの重
みが同じであり、電源ノイズ等により正値よりかけ離れ
たデータ部に突発的にエラーが発生した場合でもエンコ
ード結果は極めて正値に近い値を得ることができる。

【図面の簡単な説明】

【図１】本発明のエラー補正型エンコード回路の回路
図。

【図２】本発明のエンコード回路に用いる全加算器の回
路図。

【図３】全加算器に用いる真理値表を示す図。

【図４】２ステップフラッシュ方式のＡＤコンバータの
ブロック回路図。

【図５】従来のエンコード回路部分ブロック図。

【図６】本発明のＡＤコンバータのブロック回路図。

【図７】従来のエンコード回路が用いられているＡＤコ
ンバータのブロック図。

【図８】従来の補正型エンコーダの動作原理を示す回路
図。

【図９】従来のエンコーダの回路図。

【符号の説明】

１０・・・サンプル及びホールド回路、 １１・・・
基準電圧生成回路、１２・・・コンパレータアレイ、１
２ａ・・・上位２ビットコンパレータ、１２ｂ・・・下
位３ビットコンパレータ、１３・・・補正型エンコード
回路、１３ａ・・・上位２ビットエンコーダ、１３ｂ・
・・下位３ビットエンコーダ、１４・・・コンパレータ
の正規出力、１５・・・コンパレータの不正規出力、１
６・・・正規出力を入力した時のエンコード出力、１７
・・・不正規出力を入力した時のエンコード出力、１７
ａ・・・２４ａを入力した時のエンコード回路の出力値
（１０進数）、１７ｂ・・・２４ｂを入力した時のエン
コード回路の出力値（１０進数）、１７ｃ・・・１７ａ
と１７ｂの演算結果、１７ｄ・・・不正規出力を入力し
たときの本発明エンコード回路の出力値（２進数）、１
８・・・ＯＲ−Ｔｒｅｅ回路、１８ａ・・・“Ｈ”レベ
ル優先ＯＲ−Ｔｒｅｅ回路、１８ｂ・・・“Ｌ”レベル
優先ＡＮＤ−Ｔｒｅｅ回路、１９・・・アドレスデコー
ダ、 ２０・・・８ｔｏ３エンコーダ、２１・・・正
規出力を入力したときのＯＲ−Ｔｒｅｅ回路の出力値、
２１ａ・・・正規出力を入力した時の“Ｈ”レベル優先
ＯＲ−Ｔｒｅｅ回路の出力値、２１ｂ・・・正規出力を
入力した時の“Ｌ”レベル優先ＡＮＤ−Ｔｒｅｅ回路の
出力値、２２・・・不正規出力を入力した時のＯＲ−Ｔ
ｒｅｅ回路の出力値、２２ａ・・・不正規出力を入力し
た時の“Ｈ”レベル優先ＯＲ−Ｔｒｅｅ回路の出力値、
２２ｂ・・・不正規出力を入力した時の“Ｌ”レベル優
先ＡＮＤ−Ｔｒｅｅ回路の出力値、２３・・・正規出力
を入力した時のアドレスデコーダの出力値、２４・・・
不正規出力を入力した時のアドレスデコーダの出力値、
２４ａ・・・“Ｈ”レベル優先ＯＲ−Ｔｒｅｅ回路の不
正規出力を入力した時のアドレスデコーダの出力値、２
４ｂ・・・“Ｌ”レベル優先ＡＮＤ−Ｔｒｅｅ回路の不
正規出力を入力した時のアドレスデコーダの出力値、２
５・・・演算器、 ２６・・・エンコード回路、２６
ａ〜２６ｋ・・・全加算器、 ３０・・・１６ｔｏ４
エンコーダ。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 入力電圧を基準電圧と比較し、その比較
   結果に基づき複数の“Ｈ”レベルデータ又は“Ｌ”レベ
   ルデータとの組み合わせとして前記入力電圧値を表した
   データを入力する手段と、 この“Ｈ”レベル又は“Ｌ”レベルのいづれかをカウン
   トする手段とを備え、 この“Ｈ”レベル又は“Ｌ”レベルの合計数に基づいて
   コード変換を行うことを特徴とするエンコード回路。
2. 【請求項２】 入力レンジの分解能に対応する基準電圧
   を生成する手段と、 前記入力電圧と前記基準電圧とを比較し、その比較結果
   に基づき前記入力電圧値を複数の“Ｈ”レベルデータ又
   は“Ｌ”レベルデータとの組み合わせとして出力する手
   段と、 前記“Ｈ”レベル又は“Ｌ”レベルのいづれかをカウン
   トする手段とを備え、 前記“Ｈ”レベル又は“Ｌ”レベルの合計数に基づいて
   コード変換を行うことを特徴とするアナログ／デジタル
   変換装置。
3. 【請求項３】 入力電圧をホールドするサンプル・ホー
   ルド回路と、 入力レンジの分解能に対応する基準電圧を生成する基準
   電圧生成回路と、 前記入力電圧と前記基準電圧とを比較し、その比較結果
   に基づき前記入力電圧値を複数の“Ｈ”レベルデータ又
   は“Ｌ”レベルデータとの組み合わせとして出力する複
   数のコンパレータと、 前記比較データを入力させるエンコード回路とを備え、 前記エンコード回路は前記“Ｈ”レベル又は“Ｌ”レベ
   ルのいづれかの数をカウントするカウンタを有すること
   を特徴とするアナログ／デジタル変換装置。
4. 【請求項４】 前記カウンタは複数の全加算器を組み合
   わせて構成されていることを特徴とする請求項３に記載
   のアナログ／デジタル変換装置。
5. 【請求項５】 請求項１に記載のエンコード回路を組み
   込んだことを特徴とするアナログ／デジタル変換装置。