JPH0473329B2 - - Google Patents
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- JPH0473329B2 JPH0473329B2 JP57217221A JP21722182A JPH0473329B2 JP H0473329 B2 JPH0473329 B2 JP H0473329B2 JP 57217221 A JP57217221 A JP 57217221A JP 21722182 A JP21722182 A JP 21722182A JP H0473329 B2 JPH0473329 B2 JP H0473329B2
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- comparators
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- 238000006243 chemical reaction Methods 0.000 claims description 6
- 238000010586 diagram Methods 0.000 description 3
- 230000007257 malfunction Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000005070 sampling Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】
産業上の利用分野
本発明はアナログデジタル変換器（以下Ａ／Ｄ
変換器と略す）に関するもので、特に並列型Ａ／
Ｄ変換器におけるグリツジ発生を防ぎ高品位の変
換を行うことが出来るＡ／Ｄ変換器に関する。
変換器と略す）に関するもので、特に並列型Ａ／
Ｄ変換器におけるグリツジ発生を防ぎ高品位の変
換を行うことが出来るＡ／Ｄ変換器に関する。
従来例の構成とその問題点
ビデオ信号を変換するＡ／Ｄ変換器の変換形式
として多数の比較器を用いた並列型Ａ／Ｄ変換器
の開発が進められているが、この形式は最も変換
速度を高速にできる他、サンプルホールド回路を
用いずに直接ビデオ信号を入力できるという優れ
た特徴を有するが、反面特有のエラーを発生し易
いことが判つてきた。
として多数の比較器を用いた並列型Ａ／Ｄ変換器
の開発が進められているが、この形式は最も変換
速度を高速にできる他、サンプルホールド回路を
用いずに直接ビデオ信号を入力できるという優れ
た特徴を有するが、反面特有のエラーを発生し易
いことが判つてきた。
第１図により平列型Ａ／Ｄ変換器の基本構成及
び動作を、次に第２図により問題点を示す。
び動作を、次に第２図により問題点を示す。
第１図において、１は入力信号、２は比較器、
３は参照電圧、４は分圧抵抗、５はサンプルパル
ス、６はエンコーダー、７はデジタル出力であ
る。
３は参照電圧、４は分圧抵抗、５はサンプルパル
ス、６はエンコーダー、７はデジタル出力であ
る。
入力信号１は比較器２の一方の入力端に平行に
入力され、比較器２の他方の入力端には参照電圧
３及び分圧抵抗４により形成された電圧が印加さ
れており、比較増幅され、サンプリングパルス５
によるタイミングによりラツチされた論理出力が
比較器２の出力となる。この出力はどちら一つの
比較器の論理出力が論理「１」レべルで他は全て
「０」となるので、これを入力として、エンコー
ダ６により２進数に変換され、Ａ／Ｄ変換が完了
する。
入力され、比較器２の他方の入力端には参照電圧
３及び分圧抵抗４により形成された電圧が印加さ
れており、比較増幅され、サンプリングパルス５
によるタイミングによりラツチされた論理出力が
比較器２の出力となる。この出力はどちら一つの
比較器の論理出力が論理「１」レべルで他は全て
「０」となるので、これを入力として、エンコー
ダ６により２進数に変換され、Ａ／Ｄ変換が完了
する。
第１図に示した構成は基本構成であり、分解能
が高くなる従い比較器２の数は指数的に増加し、
分解能をＮとすれば、必要な比較器の数は2Nとな
る。つまり、分解能８ビツトでは比較器２が256
個程度必要である。このように大規模になると、
エンコーダー６もいくつかに分割する必要があ
り、比較器２もいくつかのグループにまとめられ
る。
が高くなる従い比較器２の数は指数的に増加し、
分解能をＮとすれば、必要な比較器の数は2Nとな
る。つまり、分解能８ビツトでは比較器２が256
個程度必要である。このように大規模になると、
エンコーダー６もいくつかに分割する必要があ
り、比較器２もいくつかのグループにまとめられ
る。
このような場合の実際の構成例を第２図に示
す。第２図において２Ａ〜２Ｊは比較器であり、
２Ａ〜２Ｅまでの右側、２Ｆ〜２Ｊは左側に配置
されている。６Ａ，６Ｂ，６Ｃは夫々エンコーダ
ー、８Ａと８Ｂは論理回路であり、通常、バツフ
アー回路を形成している。
す。第２図において２Ａ〜２Ｊは比較器であり、
２Ａ〜２Ｅまでの右側、２Ｆ〜２Ｊは左側に配置
されている。６Ａ，６Ｂ，６Ｃは夫々エンコーダ
ー、８Ａと８Ｂは論理回路であり、通常、バツフ
アー回路を形成している。
比較器２Ａ〜２Ｅの論理出力はエンコーダー６
Ａに入力され、比較器２Ｆ〜２Ｊの論理出力エン
コーダー６Ｂに入力される。夫々の論理出力はエ
ンコードされて論理回路８Ａ，８Ｂに入る。第２
図においては分解能８ビツトを想定しており、エ
ンコーダー６Ａ，６Ｂは下位６ビツトを受け持
ち、上位２ビツトはエンコーダ６Ｃで受け持つよ
うな構成になつており、エンコーダー６Ａ，６Ｂ
から６Ｃへのデーターの転送は下位６ビツトはそ
のまま転送し、上位２ビツトについてはエンコー
ダー６Ａに信号が存る場合は「00」，６Ｂに存る
場合は「01」になるようにエンコーダー６Ｃによ
りエンコードされる。
Ａに入力され、比較器２Ｆ〜２Ｊの論理出力エン
コーダー６Ｂに入力される。夫々の論理出力はエ
ンコードされて論理回路８Ａ，８Ｂに入る。第２
図においては分解能８ビツトを想定しており、エ
ンコーダー６Ａ，６Ｂは下位６ビツトを受け持
ち、上位２ビツトはエンコーダ６Ｃで受け持つよ
うな構成になつており、エンコーダー６Ａ，６Ｂ
から６Ｃへのデーターの転送は下位６ビツトはそ
のまま転送し、上位２ビツトについてはエンコー
ダー６Ａに信号が存る場合は「00」，６Ｂに存る
場合は「01」になるようにエンコーダー６Ｃによ
りエンコードされる。
ところで、並列型Ａ／Ｄ変換器におけるエンコ
ードの方法はどれかひとつの入力が「１」で他の
入力は全て「０」であることを前提としており、
論理和の回路により構成されるのが普通であり、
この方法が最も集積度が高くなる。
ードの方法はどれかひとつの入力が「１」で他の
入力は全て「０」であることを前提としており、
論理和の回路により構成されるのが普通であり、
この方法が最も集積度が高くなる。
しかしながらこの前提条件はいつも完全に満た
されるとは限らず、例えば入力信号の周波数が高
くなると比較器の動作が不安定になつたり、右列
と左列の比較器に入力されるサンプリングパルス
のタイミングが狂い、誤動作を生じることがあ
る。
されるとは限らず、例えば入力信号の周波数が高
くなると比較器の動作が不安定になつたり、右列
と左列の比較器に入力されるサンプリングパルス
のタイミングが狂い、誤動作を生じることがあ
る。
このときは比較器からの論理出力が２個以上同
一に「１」となる。最も多いケースはある比較器
を挿んだ上下の比較器の論理出力が同時に「１」
となる場合で、例えば比較器２Ａと２Ｃの論理出
力が同時に１になるような状態である。エラーが
発生した場合の変換値は例えば比較器２Ａ，２Ｃ
が「１」の場合は変換置は63となり本来の値60±
１とさしてかけ離れてはいない。このような場合
の誤差は数LSB程度であるので、実際上許容し
得るものであるが、例えば、右列と左列の比較器
２Ｄと２Ｆが同時に「１」を発生した場合は変換
値126となり、誤差は64±1LSBとなり非常に大
きな誤差となり、全く使用に耐えなくなり致命的
な欠陥となる。このように大きな誤差を発生する
理由はエンコーダーが論理和で形成されており、
バイナリーコードの場合、63から64へ値が１つ増
加する場合でも「111111」から「1000000」へ変
わり、この論理和が「1111111」となるように、
近接した値の和をとると、大きな不連続を生じる
ようになつてしまうからである。
一に「１」となる。最も多いケースはある比較器
を挿んだ上下の比較器の論理出力が同時に「１」
となる場合で、例えば比較器２Ａと２Ｃの論理出
力が同時に１になるような状態である。エラーが
発生した場合の変換値は例えば比較器２Ａ，２Ｃ
が「１」の場合は変換置は63となり本来の値60±
１とさしてかけ離れてはいない。このような場合
の誤差は数LSB程度であるので、実際上許容し
得るものであるが、例えば、右列と左列の比較器
２Ｄと２Ｆが同時に「１」を発生した場合は変換
値126となり、誤差は64±1LSBとなり非常に大
きな誤差となり、全く使用に耐えなくなり致命的
な欠陥となる。このように大きな誤差を発生する
理由はエンコーダーが論理和で形成されており、
バイナリーコードの場合、63から64へ値が１つ増
加する場合でも「111111」から「1000000」へ変
わり、この論理和が「1111111」となるように、
近接した値の和をとると、大きな不連続を生じる
ようになつてしまうからである。
特に問題なのは、このような致命的なエラーが
発生する確率が非常に高いことである。Ａ／Ｄ変
換器のエラーは経験上、何らかに不連続の部分に
おいて発生し易いものである。第２図において
は、右列と左列の比較器は、通常セルのレイアウ
トの方向が逆になり、このため、マスクずれに対
し、右列と左列では逆方向にずれ、比較器２Ｅと
２Ｆは互いに不連続が大きくなるように動く。さ
らに、サンプルパルスも、右列と左列は別々に形
成されることが多く、このためタイミングエラー
を発生し易い。
発生する確率が非常に高いことである。Ａ／Ｄ変
換器のエラーは経験上、何らかに不連続の部分に
おいて発生し易いものである。第２図において
は、右列と左列の比較器は、通常セルのレイアウ
トの方向が逆になり、このため、マスクずれに対
し、右列と左列では逆方向にずれ、比較器２Ｅと
２Ｆは互いに不連続が大きくなるように動く。さ
らに、サンプルパルスも、右列と左列は別々に形
成されることが多く、このためタイミングエラー
を発生し易い。
以上の理由により、右列と左列の境界部の比較
器が両方ともに「１」を発生し易くなつており、
この場合は先に述べたように致命的エラーを発生
するのである。
器が両方ともに「１」を発生し易くなつており、
この場合は先に述べたように致命的エラーを発生
するのである。
発明の目的
本発明は上記欠点にかんがみなされたもので、
高品位の変換を行うことの出来るＡ／Ｄ変換器を
提供することを目的とする。
高品位の変換を行うことの出来るＡ／Ｄ変換器を
提供することを目的とする。
発明の構成
本発明は共通の入力信号とそれぞれに異なつた
参照電圧を比較し、入力信号がある参照電圧とこ
れに最も近接しこれよりも高い参照電圧に挾され
た電圧範囲にあるときに対応する一つの比較器の
みが活性化された論理出力を発生し、他の残り全
ての比較器の論理出力は非活性な論理出力を発生
する複数の比較器と、この複数の比較器に各比較
器の論理出力が活性化する入力信号電圧に応じた
番号を付与し、複数の比較器を前記番号が連続す
るものを集合した複数の比較器群に分け、比較器
の論理出力を入力として比較器の番号に対応する
デジタルコードを発生する各比較器群に対応した
複数のプレエンコーダからなるプレエンコーダ列
と、このプレエンコーダ列の出力信号を入力とし
活性化された論理出力を有する比較器の番号に対
応したデジタルコードを出力とするポストエンコ
ーダとを有し、このポストエンコーダの出力コー
ドを以てＡ／Ｄ変換値とするアナログデジタル変
換器であつて、隣接する比較器群の論理出力を入
力とする２つのプレエンコーダーにおいて、一方
のプレエンコーダの出力信号が活性化されている
場合は他方のプレエンコーダの出力を強制的に不
活性状態にしてポストエンコーダへのデータ転送
を禁止する制御回路を設けたことを特徴とするア
ナログデジタル変換器である。
参照電圧を比較し、入力信号がある参照電圧とこ
れに最も近接しこれよりも高い参照電圧に挾され
た電圧範囲にあるときに対応する一つの比較器の
みが活性化された論理出力を発生し、他の残り全
ての比較器の論理出力は非活性な論理出力を発生
する複数の比較器と、この複数の比較器に各比較
器の論理出力が活性化する入力信号電圧に応じた
番号を付与し、複数の比較器を前記番号が連続す
るものを集合した複数の比較器群に分け、比較器
の論理出力を入力として比較器の番号に対応する
デジタルコードを発生する各比較器群に対応した
複数のプレエンコーダからなるプレエンコーダ列
と、このプレエンコーダ列の出力信号を入力とし
活性化された論理出力を有する比較器の番号に対
応したデジタルコードを出力とするポストエンコ
ーダとを有し、このポストエンコーダの出力コー
ドを以てＡ／Ｄ変換値とするアナログデジタル変
換器であつて、隣接する比較器群の論理出力を入
力とする２つのプレエンコーダーにおいて、一方
のプレエンコーダの出力信号が活性化されている
場合は他方のプレエンコーダの出力を強制的に不
活性状態にしてポストエンコーダへのデータ転送
を禁止する制御回路を設けたことを特徴とするア
ナログデジタル変換器である。
実施例の説明
第３図は本発明の特徴部分を示すものであり、
同図の８A′，８B′は第２図の論理回路８Ａ，８
Ｂの部分に対応する。すなわち、入力１にはエン
コーダー６Ａの出力が接続され、入力２にはエン
コーダー６Ｂの出力が接続され、論理回路８A′，
８B′のそれぞれの出力１，２はエンコーダー６
Ｃに入力されている。又、同図において、９はゲ
ート回路、１０Ａはゲート回路９を制御する制御
信号を発生するNOR回路である。下位ビツト形
成用のエンコーダーが２つ以上の場合、入力２の
信号により制御されるNOR回路１０Ｂを接続し、
このNOR回路１０Ｂの出力信号により他のエン
コーダー（図示せず）のゲート回路９を制御す
る。
同図の８A′，８B′は第２図の論理回路８Ａ，８
Ｂの部分に対応する。すなわち、入力１にはエン
コーダー６Ａの出力が接続され、入力２にはエン
コーダー６Ｂの出力が接続され、論理回路８A′，
８B′のそれぞれの出力１，２はエンコーダー６
Ｃに入力されている。又、同図において、９はゲ
ート回路、１０Ａはゲート回路９を制御する制御
信号を発生するNOR回路である。下位ビツト形
成用のエンコーダーが２つ以上の場合、入力２の
信号により制御されるNOR回路１０Ｂを接続し、
このNOR回路１０Ｂの出力信号により他のエン
コーダー（図示せず）のゲート回路９を制御す
る。
今、仮りに入力１と入力２に同時にアクテイブ
なデータが入力されたときはNOR回路１０Ａに
より、その制御出力「０」がゲート回路９に印加
される。従つて、ゲート回路９は入力２のデータ
ーを出力２に転送せずに入力１のデーターのみが
出力１に発生することになる。このようにすれば
先に述べたようにエンコーダー６Ａ，６Ｂにまた
がる様な大きなエラーは発生せず、±1LSB程度
の誤差に納まることになり、実用上大きな効果を
有する。
なデータが入力されたときはNOR回路１０Ａに
より、その制御出力「０」がゲート回路９に印加
される。従つて、ゲート回路９は入力２のデータ
ーを出力２に転送せずに入力１のデーターのみが
出力１に発生することになる。このようにすれば
先に述べたようにエンコーダー６Ａ，６Ｂにまた
がる様な大きなエラーは発生せず、±1LSB程度
の誤差に納まることになり、実用上大きな効果を
有する。
発明の効果
以上説明したごとく、本発明はＡ／Ｄ変換器に
おける致命的な動作不良を防ぐことが出来、しか
も簡単な論理回路で構成されるので、工業上の実
用価値は大きなものである。
おける致命的な動作不良を防ぐことが出来、しか
も簡単な論理回路で構成されるので、工業上の実
用価値は大きなものである。
第１図は平列型Ａ／Ｄ変換器の基本構成図、第
２図は実際上の平列型Ａ／Ｄ変換器の構成図、第
３図は本発明の実施例に係るＡ／Ｄ変換器の部分
構成図である。 ８A′，８B′……論理回路、９……ゲート回路、
１０Ａ，１０Ｂ……NOR回路。
２図は実際上の平列型Ａ／Ｄ変換器の構成図、第
３図は本発明の実施例に係るＡ／Ｄ変換器の部分
構成図である。 ８A′，８B′……論理回路、９……ゲート回路、
１０Ａ，１０Ｂ……NOR回路。
Claims (1)
- １ 共通の入力信号とそれぞれに異なつた参照電
圧を比較し、入力信号がある参照電圧とこれに最
も近接しこれよりも高い参照電圧に挾まれた電圧
範囲にあるときに対応する一つの比較器のみが活
性化された論理出力を発生し、他の残り全ての比
較器の論理出力は非活性な論理出力を発生する複
数の比較器と、この複数の比較器に各比較器の論
理出力が活性化する入力信号電圧に応じた番号を
付与し、複数の比較器を前記番号が連続するもの
を集合した複数の比較器群に分け、比較器の論理
出力を入力として比較器の番号に対応するデジタ
ルコードを発生する各比較器群に対応した複数の
プレエンコーダからなるプレエンコーダ列と、こ
のプレエンコーダ列の出力信号を入力とし活性化
された論理出力を有する比較器の番号に対応した
デジタルコードを出力とするポストエンコーダと
を有し、このポストエンコーダの出力コードを以
てＡ／Ｄ変換値とするアナログデジタル変換器で
あつて、隣接する比較器群の論理出力を入力とす
る２つのプレエンコーダーにおいて、一方のプレ
エンコーダの出力信号が活性化されている場合は
他方のプレエンコーダの出力を強制的に不活性状
態にしてポストエンコーダへのデータ転送を禁止
する制御回路を設けたことを特徴とするアナログ
デジタル変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21722182A JPS59107629A (ja) | 1982-12-10 | 1982-12-10 | アナログデジタル変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21722182A JPS59107629A (ja) | 1982-12-10 | 1982-12-10 | アナログデジタル変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59107629A JPS59107629A (ja) | 1984-06-21 |
| JPH0473329B2 true JPH0473329B2 (ja) | 1992-11-20 |
Family
ID=16700745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21722182A Granted JPS59107629A (ja) | 1982-12-10 | 1982-12-10 | アナログデジタル変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59107629A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0758910B2 (ja) * | 1985-05-27 | 1995-06-21 | 松下電器産業株式会社 | 並列型ａ／ｄ変換器 |
| JPH0681050B2 (ja) * | 1985-08-21 | 1994-10-12 | 株式会社日立製作所 | 並列形ａｄ変換器 |
| JP2585578B2 (ja) * | 1987-03-20 | 1997-02-26 | 株式会社日立製作所 | Ａｄ変換器 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54124963A (en) * | 1978-03-07 | 1979-09-28 | Hughes Aircraft Co | Ad converter |
| JPS55159626A (en) * | 1979-03-19 | 1980-12-11 | Trw Inc | Monolithic parallel analoggtoodigital converter |
-
1982
- 1982-12-10 JP JP21722182A patent/JPS59107629A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54124963A (en) * | 1978-03-07 | 1979-09-28 | Hughes Aircraft Co | Ad converter |
| JPS55159626A (en) * | 1979-03-19 | 1980-12-11 | Trw Inc | Monolithic parallel analoggtoodigital converter |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59107629A (ja) | 1984-06-21 |
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