JP2580013B2 - Ｄａ変換器 - Google Patents
Ｄａ変換器Info
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- JP2580013B2 JP2580013B2 JP63209847A JP20984788A JP2580013B2 JP 2580013 B2 JP2580013 B2 JP 2580013B2 JP 63209847 A JP63209847 A JP 63209847A JP 20984788 A JP20984788 A JP 20984788A JP 2580013 B2 JP2580013 B2 JP 2580013B2
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- output
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Description
【発明の詳細な説明】 〔発明の概要〕 DA変換器特にその入力回路に関し、 比較的廉価なDACで、実際上精度もまた単調性も満足
させることができる様にすることを目的とし、 複数ビットのDA変換回路と、該複数ビットのディジタ
ル入力を受け、１が立っているビットであって最も上位
側にあるビットである最上位有効ビットから下位側の所
定複数ビットと該所定複数ビットより上位側の０である
全ビットをそのまゝ、そして該所定複数ビットより下位
側の全ビットを１または０の一定値にして前記DA変換回
路へ与えるディジタルデータのマスク回路と、該ディジ
タル入力の該最上位有効ビットを検出する最上位有効ビ
ット検出回路と、該検出回路の出力を受けて、マスク回
路に前記ディジタル入力の処理をさせる信号を生じるマ
スクの制御回路とを備えるよう構成する。
させることができる様にすることを目的とし、 複数ビットのDA変換回路と、該複数ビットのディジタ
ル入力を受け、１が立っているビットであって最も上位
側にあるビットである最上位有効ビットから下位側の所
定複数ビットと該所定複数ビットより上位側の０である
全ビットをそのまゝ、そして該所定複数ビットより下位
側の全ビットを１または０の一定値にして前記DA変換回
路へ与えるディジタルデータのマスク回路と、該ディジ
タル入力の該最上位有効ビットを検出する最上位有効ビ
ット検出回路と、該検出回路の出力を受けて、マスク回
路に前記ディジタル入力の処理をさせる信号を生じるマ
スクの制御回路とを備えるよう構成する。
本発明は、DA（ディジタル・アナログ変換器特にその
入力回路に関する。
入力回路に関する。
DA変換器（DAC）の代表的なものはＲ−2Rラダー回路
を用いたものであり、概要を第７図に示す。R,2Rは抵抗
値がR,2Rの抵抗、S1,S2,……は切換スイッチ、OPは演算
増幅器、VRは基準電圧、VOは出力電圧である。スイッチ
S1は入力ディジタル値のLSB側、スイッチSnは同MSB側で
あり、これらのスイッチS1,S2,……Snは当該ビットが０
ならグランド側、１なら出力線Ｌ側に切換わり、これに
より増幅器OPは入力ディジタル値に対応するアナログ出
力VOを生じる。
を用いたものであり、概要を第７図に示す。R,2Rは抵抗
値がR,2Rの抵抗、S1,S2,……は切換スイッチ、OPは演算
増幅器、VRは基準電圧、VOは出力電圧である。スイッチ
S1は入力ディジタル値のLSB側、スイッチSnは同MSB側で
あり、これらのスイッチS1,S2,……Snは当該ビットが０
ならグランド側、１なら出力線Ｌ側に切換わり、これに
より増幅器OPは入力ディジタル値に対応するアナログ出
力VOを生じる。
このようなDACの精度は、CODECのような非線形のもの
を除いて、フルスケールに対して誤差が何LSBに収まっ
ているか、というような規定の仕方をする。例えば12ビ
ットのDACで、基準電圧が5Vのとき、1LSBは1.25mVにな
るが、このDACは±1LSB即ち±1.25mVの精度である、と
規定する。出力信号に対して誤差を規定するのではな
い。入力ディジタル値に対する出力アナログ値のグラフ
で示すと誤差補償範囲は第６図（ａ）の如く、一定幅に
なる。しかしこれでは、ディジタル値が小さいときは相
対的に誤差が大きく見えてくる。アナログ信号の精度は
信号自体に対する比率で考える（信号値の何％の誤差
か、とする）から、同様なグラフで示すと第６図（ｂ）
の如くなる。即ちディジタル値の小さな所では誤差は小
さく、ディジタル値の大きい所では誤差は大きい。
（ａ）の如き精度規定で、ディジタル値の小さな所で満
足できる小さな誤差とすると、ディジタル値の大きな所
では必要以上に高い精度を要求していることになる。
を除いて、フルスケールに対して誤差が何LSBに収まっ
ているか、というような規定の仕方をする。例えば12ビ
ットのDACで、基準電圧が5Vのとき、1LSBは1.25mVにな
るが、このDACは±1LSB即ち±1.25mVの精度である、と
規定する。出力信号に対して誤差を規定するのではな
い。入力ディジタル値に対する出力アナログ値のグラフ
で示すと誤差補償範囲は第６図（ａ）の如く、一定幅に
なる。しかしこれでは、ディジタル値が小さいときは相
対的に誤差が大きく見えてくる。アナログ信号の精度は
信号自体に対する比率で考える（信号値の何％の誤差
か、とする）から、同様なグラフで示すと第６図（ｂ）
の如くなる。即ちディジタル値の小さな所では誤差は小
さく、ディジタル値の大きい所では誤差は大きい。
（ａ）の如き精度規定で、ディジタル値の小さな所で満
足できる小さな誤差とすると、ディジタル値の大きな所
では必要以上に高い精度を要求していることになる。
またDACの入出力特性には単調性を要求される場合が
多いが、ビット数が多いと単調増加せず、第５図（ｂ）
に矢印で示すように一部で減少したりする。第５図
（ａ）はDA変換特性を示し、理想的には45゜直線である
が、実際のものを拡大して示すと第５図（ｂ）（ｃ）と
なる。階段波になるのは原理上止むを得ないとしても、
（ｂ）の如く凹陥部が生じるのは不都合である。なお第
５図（ｂ）（ｃ）は同図（ａ）のb,c部に対応する。
多いが、ビット数が多いと単調増加せず、第５図（ｂ）
に矢印で示すように一部で減少したりする。第５図
（ａ）はDA変換特性を示し、理想的には45゜直線である
が、実際のものを拡大して示すと第５図（ｂ）（ｃ）と
なる。階段波になるのは原理上止むを得ないとしても、
（ｂ）の如く凹陥部が生じるのは不都合である。なお第
５図（ｂ）（ｃ）は同図（ａ）のb,c部に対応する。
凹陥部が生じるのは、次の理由による。DACは第７図
に示したように抵抗R,2RとスイッチS1,S2,……を備える
が、抵抗には抵抗値のバラつきがあり、スイッチには寄
生抵抗がある。そして入力ディジタル値が１桁上るとき
例えば0111……１から1000……０とMSBが立つときはス
イッチSnがグランド側から出力線Ｌ側に切換わると共
に、スイッチSn-1,Sn-2,……,S1が一斉に出力線Ｌ側か
らグランド側へ切換わる。これは上記抵抗値のバラつき
及びスイッチ寄生抵抗でみると大きな変化となり、増幅
器OPへの入力電圧が切換え前より切換え後の方が減少
し、これによりアナログ出力電圧VOが減少するという現
象が現われる。
に示したように抵抗R,2RとスイッチS1,S2,……を備える
が、抵抗には抵抗値のバラつきがあり、スイッチには寄
生抵抗がある。そして入力ディジタル値が１桁上るとき
例えば0111……１から1000……０とMSBが立つときはス
イッチSnがグランド側から出力線Ｌ側に切換わると共
に、スイッチSn-1,Sn-2,……,S1が一斉に出力線Ｌ側か
らグランド側へ切換わる。これは上記抵抗値のバラつき
及びスイッチ寄生抵抗でみると大きな変化となり、増幅
器OPへの入力電圧が切換え前より切換え後の方が減少
し、これによりアナログ出力電圧VOが減少するという現
象が現われる。
減少ではなく、増加することもあるが、一般には減少
である。即ちLSB側のブランチの電流を第７図に示すよ
うにI0,I1とするとし、スイッチには抵抗RSがあると
し、抵抗にはバラつきはないとすると、分岐点B1の電位
は（2R＋RS）I0、分岐点B2の電位は2I0R＋（2R＋Rs）I0
となり、従ってI1（2R＋RS）＝4I0R＋I0RSとなる。これ
は変形すればI1＝2IO−RSI0/（2R＋RS）となる。RS＝０
ならI1＝2I0であるのに、RSがあればI1はRSI0/（2R＋
RS）だけ減少することになる。
である。即ちLSB側のブランチの電流を第７図に示すよ
うにI0,I1とするとし、スイッチには抵抗RSがあると
し、抵抗にはバラつきはないとすると、分岐点B1の電位
は（2R＋RS）I0、分岐点B2の電位は2I0R＋（2R＋Rs）I0
となり、従ってI1（2R＋RS）＝4I0R＋I0RSとなる。これ
は変形すればI1＝2IO−RSI0/（2R＋RS）となる。RS＝０
ならI1＝2I0であるのに、RSがあればI1はRSI0/（2R＋
RS）だけ減少することになる。
このように従来のDACでは、ディジタルデータに応じ
てフルスケールに対する精度を意識的に変えようとしな
いため、DACの速度や分解能によっては、フルスケール
近くで必要以上の精度になる。
てフルスケールに対する精度を意識的に変えようとしな
いため、DACの速度や分解能によっては、フルスケール
近くで必要以上の精度になる。
広いダイナミックレンジを持つDACの特性として、フ
ルスケール近くでは分解能相当の精度を必要としない
が、単調性は必要な場合がある。かゝる場合、従来のよ
うにフルスケールに対して規定される精度のDACを用い
ると、必要以上に高精度の高価なDACを使用することに
なる。
ルスケール近くでは分解能相当の精度を必要としない
が、単調性は必要な場合がある。かゝる場合、従来のよ
うにフルスケールに対して規定される精度のDACを用い
ると、必要以上に高精度の高価なDACを使用することに
なる。
本発明はかゝる点を改善し、比較的廉価なDACで、実
際上精度もまた単調性も満足させることかできる様にす
ること目的とするものである。
際上精度もまた単調性も満足させることかできる様にす
ること目的とするものである。
第１図に示すように本発明では、DA変換回路10に対し
てディジタルデータのマスク回路12を設け、また該マス
ク回路の制御回路16、ディジタル入力の最上位有効ビッ
ト検出回路14を設ける。
てディジタルデータのマスク回路12を設け、また該マス
ク回路の制御回路16、ディジタル入力の最上位有効ビッ
ト検出回路14を設ける。
DA変換回路10はｎビット、従ってディジタル入力もｎ
ビットとすると、マスク回路12は該ｎビット中の上位側
の最初の１（最上位有効ビット）から連続するｍビット
（ｍ＜ｎ）はそのまゝ、残りのｎ−ｍビットは、該最初
の１までのｌ個の０はそのまゝそして該ｍビットより下
位側の残りのビットｎ−ｍ−ｌ個は全て０にして（全て
１にしてもよい）DA変換回路10へ与える。
ビットとすると、マスク回路12は該ｎビット中の上位側
の最初の１（最上位有効ビット）から連続するｍビット
（ｍ＜ｎ）はそのまゝ、残りのｎ−ｍビットは、該最初
の１までのｌ個の０はそのまゝそして該ｍビットより下
位側の残りのビットｎ−ｍ−ｌ個は全て０にして（全て
１にしてもよい）DA変換回路10へ与える。
上記ｍは、DACの精度を保証する必要なビット数とす
る。
る。
DA変換回路10へのｎビットディジタル入力を次の如く
表わし、上位側の最初の１（最上位有効ビット）はa
n-l-1であったとする。
表わし、上位側の最初の１（最上位有効ビット）はa
n-l-1であったとする。
an,an-1,……,an-l,an-l-1,……,an-l-m,an-l-m-1,…
…,a1 マスク回路12の出力は次の如くなる。
…,a1 マスク回路12の出力は次の如くなる。
0,0,……,0,an-l-1,……,an-l-m,0,……,0 この出力の最初の0,0,……,0はan,an-1,……,a
n-lで、皆０であったものをそのまゝ通したものであ
る。次のan-l-1,……,an-l-mはan-l-1が上位側の最初の
１であったので、該１と、続くｍ−１ビットをそのまゝ
通したもの、そして最後の0,……,0はan-l-m-1,……,a1
で、値の如何を問わず全て０にして（１にしてもよい。
以下この注釈は省略する）通したものである。
n-lで、皆０であったものをそのまゝ通したものであ
る。次のan-l-1,……,an-l-mはan-l-1が上位側の最初の
１であったので、該１と、続くｍ−１ビットをそのまゝ
通したもの、そして最後の0,……,0はan-l-m-1,……,a1
で、値の如何を問わず全て０にして（１にしてもよい。
以下この注釈は省略する）通したものである。
この処理をするには、上位側の最初の１つまり最上位
有効ビットを検出する必要があり、検出回路14はこれを
行なう。また、最上位有効ビットが検出されたら、該最
上位有効ビットを含む連続ｍビットをそのまゝ通し、該
ｍビット以外は０として通すが、この制御を制御回路16
が行なう。
有効ビットを検出する必要があり、検出回路14はこれを
行なう。また、最上位有効ビットが検出されたら、該最
上位有効ビットを含む連続ｍビットをそのまゝ通し、該
ｍビット以外は０として通すが、この制御を制御回路16
が行なう。
このようにすると、ｎビットディジタル入力があって
も、その最上位有効ビットを含む連続ｍビットがDA変換
されるだけで、該ｍビットより下位のビットは切捨てら
れ（０にするとき）またはオール１へ切り上げられる
が、ｍビットで精度は保証できるから、切捨て切上げ分
は無視できる。そして、下位ｎ−ｍ−ｌビットを切捨て
／切上げすると、DACの当該スイッチSn-m-1,……,S1は
０または１の状態に固定になり、前記１桁上るときも一
斉に切換わることはないから、凹陥部を生じることがな
く、単調性を保証できる。
も、その最上位有効ビットを含む連続ｍビットがDA変換
されるだけで、該ｍビットより下位のビットは切捨てら
れ（０にするとき）またはオール１へ切り上げられる
が、ｍビットで精度は保証できるから、切捨て切上げ分
は無視できる。そして、下位ｎ−ｍ−ｌビットを切捨て
／切上げすると、DACの当該スイッチSn-m-1,……,S1は
０または１の状態に固定になり、前記１桁上るときも一
斉に切換わることはないから、凹陥部を生じることがな
く、単調性を保証できる。
本発明ではｍビットのMSB（最上位有効ビット）がｎ
ビット中上位にある程切捨て／切上げされるビット数ｎ
−ｍ−ｌは大になり、該MSBがｎビット中下位にある程
この逆になるから、誤差範囲は第６図（ｂ）の如くな
る。
ビット中上位にある程切捨て／切上げされるビット数ｎ
−ｍ−ｌは大になり、該MSBがｎビット中下位にある程
この逆になるから、誤差範囲は第６図（ｂ）の如くな
る。
本発明のDACの実施例を、分解能15ビット、精度は採
用した８ビットの1LSB、について示す。15ビットの入力
データで、ビットが立っている（１である）最もMSB側
のビット（最上位有効ビット）から連続８ビットをその
まゝ採用し、それより下位側のデータビットをそのデー
タ値1,0に関係なく全て１または０の同じ値にする。こ
の処理はマスク回路12で行なうが、その処理結果を次表
に示す。各対の上段は処理前の入力データを、下段は処
理後の該データを示す。本例では８ビットより下位側の
データは０とする。
用した８ビットの1LSB、について示す。15ビットの入力
データで、ビットが立っている（１である）最もMSB側
のビット（最上位有効ビット）から連続８ビットをその
まゝ採用し、それより下位側のデータビットをそのデー
タ値1,0に関係なく全て１または０の同じ値にする。こ
の処理はマスク回路12で行なうが、その処理結果を次表
に示す。各対の上段は処理前の入力データを、下段は処
理後の該データを示す。本例では８ビットより下位側の
データは０とする。
この処理には最上位有効ビットが入力15ビット中のど
こにあるかを検出する必要があり（例１ではa15が最上
位有効ビット、例ではa14が最上位有効ビット，……
例ではa8が最上位有効ビット）、これを行なう最上位
有効ビット検出回路14の具体例を第２図に示す。
こにあるかを検出する必要があり（例１ではa15が最上
位有効ビット、例ではa14が最上位有効ビット，……
例ではa8が最上位有効ビット）、これを行なう最上位
有効ビット検出回路14の具体例を第２図に示す。
第２図で21,22はプライオリティ・エンコーダ（８−L
ine to 3−Line Octal Priority Encoder）で、０〜７
はその８ビット入力、A,B,Cは出力、EIはイネーブル入
力、EOは同出力である。エンコーダ21,22の回路構成（2
1,22も同じ構成）を第４図に示す。出力A0,A1,A2は前記
A,B,Cに相当する。GSはグループシグナル出力である。
表２に機能表を示す。
ine to 3−Line Octal Priority Encoder）で、０〜７
はその８ビット入力、A,B,Cは出力、EIはイネーブル入
力、EOは同出力である。エンコーダ21,22の回路構成（2
1,22も同じ構成）を第４図に示す。出力A0,A1,A2は前記
A,B,Cに相当する。GSはグループシグナル出力である。
表２に機能表を示す。
この表２に示すように、エンコーダ21,22は入力８ビ
ット（21は７ビット）中の上位側から何番目に１がある
か（反転しているのでＬがあるか）を２進数で示す出力
A2,A1,A0を生じる。このエンコーダはＬ（ロー）アクテ
ィブであり、従って上位側のエンコーダ21のEIにはＬレ
ベルを入力しておく。下位側のエンコーダ22は、上位側
エンコーダ21が最上位有効ビット検出ができなかったと
きそのEO＝ＬをEIに受けてアクティブになる。エンコー
ダ21は上位８ビットから最上位有効ビットを探すので、
入力７にはＨを入れて、これは常に０、としておく。本
実施例で検出する最上位有効ビットの位置は15,14,13,
……８の８種類であり、これをDCBAが1111,1110,1101,
……1000であることで表わす。
ット（21は７ビット）中の上位側から何番目に１がある
か（反転しているのでＬがあるか）を２進数で示す出力
A2,A1,A0を生じる。このエンコーダはＬ（ロー）アクテ
ィブであり、従って上位側のエンコーダ21のEIにはＬレ
ベルを入力しておく。下位側のエンコーダ22は、上位側
エンコーダ21が最上位有効ビット検出ができなかったと
きそのEO＝ＬをEIに受けてアクティブになる。エンコー
ダ21は上位８ビットから最上位有効ビットを探すので、
入力７にはＨを入れて、これは常に０、としておく。本
実施例で検出する最上位有効ビットの位置は15,14,13,
……８の８種類であり、これをDCBAが1111,1110,1101,
……1000であることで表わす。
マスク回路12とその制御回路16の具体例を第３図に示
す。31,32はデコーダ（３−Line to 8−Line Decoder）
で、最上位有効ビット検出回路14の出力DCBAを受けて、
この４ビット２進数が表わす1,2,3,……15に従ってその
出力端０〜７の１つをＬとする。下位側のデコーダの出
力１〜７はそのまゝ上記出力１〜７に対応し（０は不使
用）、上位側のデコーダ32の出力０……７は、８……15
に対応する。従って入力DCBAが1111ならデコーダ32の出
力７がＬ、他の全出力がＨとなり、入力DCBAが1110なら
デコーダ32の出力６がＬ、他の全出力がＨとなり、以下
これに準ずる。
す。31,32はデコーダ（３−Line to 8−Line Decoder）
で、最上位有効ビット検出回路14の出力DCBAを受けて、
この４ビット２進数が表わす1,2,3,……15に従ってその
出力端０〜７の１つをＬとする。下位側のデコーダの出
力１〜７はそのまゝ上記出力１〜７に対応し（０は不使
用）、上位側のデコーダ32の出力０……７は、８……15
に対応する。従って入力DCBAが1111ならデコーダ32の出
力７がＬ、他の全出力がＨとなり、入力DCBAが1110なら
デコーダ32の出力６がＬ、他の全出力がＨとなり、以下
これに準ずる。
また、41〜55はナンドゲート（55のみ、１入力である
からインタバータ）であり、その入力はMSB側から各８
個共通に、順次１つずつずらしながらデコーダ32の出力
に接続される。即ち55〜48の入力は32の出力７へ、54〜
47の入力は32の出力６へ、……接続され、デコーダ31の
出力７へは47〜41の入力が、同デコーダ31の出力６へは
46〜41の入力が、……接続される。
からインタバータ）であり、その入力はMSB側から各８
個共通に、順次１つずつずらしながらデコーダ32の出力
に接続される。即ち55〜48の入力は32の出力７へ、54〜
47の入力は32の出力６へ、……接続され、デコーダ31の
出力７へは47〜41の入力が、同デコーダ31の出力６へは
46〜41の入力が、……接続される。
これらのナンドゲート41〜55とデコーダ31,32がマス
クの制御回路16を構成する。ディジタルデータのマスク
回路12は、アンドゲート61〜75が構成する。これら15個
のアンドゲートへ、15ビットのディジタル入力が１ビッ
トずつ入力し、そしてこれらのアンドゲートの他方の入
力に15個のナンドゲート41〜55の出力が１つずつ入力す
る。
クの制御回路16を構成する。ディジタルデータのマスク
回路12は、アンドゲート61〜75が構成する。これら15個
のアンドゲートへ、15ビットのディジタル入力が１ビッ
トずつ入力し、そしてこれらのアンドゲートの他方の入
力に15個のナンドゲート41〜55の出力が１つずつ入力す
る。
従って今最上位有効ビット検出出力DCBAが1111であっ
て、デコーダ32の出力７がＬになると、ナンドゲート48
〜55の出力がＨになり、アンドゲート68〜75が開いて、
15ビットディジタル入力の最上位側から８ビットを出力
する。DCBAが1110ならデコーダ32の出力６がＬになり、
ナンドゲート47〜54がＨレベル出力を生じ、アンドゲー
ト67〜74が開いて、15ビットディジタル入力の最上位の
次のビットから８ビットを出力する。以下これに準ず
る。
て、デコーダ32の出力７がＬになると、ナンドゲート48
〜55の出力がＨになり、アンドゲート68〜75が開いて、
15ビットディジタル入力の最上位側から８ビットを出力
する。DCBAが1110ならデコーダ32の出力６がＬになり、
ナンドゲート47〜54がＨレベル出力を生じ、アンドゲー
ト67〜74が開いて、15ビットディジタル入力の最上位の
次のビットから８ビットを出力する。以下これに準ず
る。
以上説明したように本発明では、ｎビットデータ入力
に対してｎビットのDA変換回路を用い、但しマスク回路
を用いてDA変換回路に入力する有効ビットは最上位有効
ビットからｍビットのみとするので、下位ビットの変化
による単調性の欠落がなく、しかも精度は入力データに
応じた一定比率（該ｍビットの1LSB）にすることができ
る。
に対してｎビットのDA変換回路を用い、但しマスク回路
を用いてDA変換回路に入力する有効ビットは最上位有効
ビットからｍビットのみとするので、下位ビットの変化
による単調性の欠落がなく、しかも精度は入力データに
応じた一定比率（該ｍビットの1LSB）にすることができ
る。
本発明は、広いダイナミックレンジを必要とし、精度
はフルスケールに対する比率でなくアナログ出力に対す
る比率での保証でよく、DA変換特性の単調性は不可欠な
場合有効であり、特にダイナミックレンジが広い制御信
号を使用する帰還制御系で有効である。
はフルスケールに対する比率でなくアナログ出力に対す
る比率での保証でよく、DA変換特性の単調性は不可欠な
場合有効であり、特にダイナミックレンジが広い制御信
号を使用する帰還制御系で有効である。
第１図は本発明の原理ブロック図、 第２図は最上位有効ビット検出回路のブロック図、 第３図はマスク回路とその制御回路の回路図、 第４図は第２図のエンコーダの詳細を示す回路図、 第５図はDA変換特性の説明図、 第６図はDA変換誤差の説明図、 第７図はＲ−2R型DA変換器の回路図である。 第１図で10はDA変換回路、12はディジタルデータのマス
ク回路、14は最上位有効ビット検出回路、16はマスクの
制御回路である。
ク回路、14は最上位有効ビット検出回路、16はマスクの
制御回路である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 杉浦 義英 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 浅川 和雄 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 加藤 英樹 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 吉沢 英樹 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 市來 宏基 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 都築 裕之 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 遠藤 秀一 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 川崎 貴 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 松田 俊春 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (56)参考文献 特開 昭54−41035（ＪＰ，Ａ) 特開 昭53−36164（ＪＰ，Ａ) 特開 昭64−64417（ＪＰ，Ａ) 実開 昭60−167441（ＪＰ，Ｕ)
Claims (1)
- 【請求項１】複数（ｎ）ビットのDA変換回路（10）と、 該複数（ｎ）ビットのディジタル入力を受け、１が立っ
ているビットであっても最も上位側にあるビットである
最上位有効ビットから下位側の所定複数（ｍ）ビットと
該所定複数ビットより上位側の０である全ビットをその
まゝ、そして該所定複数ビット（ｍ＜ｎ）より下位側の
全ビットを１または０の一定値にして前記DA変換回路へ
与えるディジタルデータのマスク回路（12）と、 該ディジタル入力の該最上位有効ビットを検出する最上
位有効ビット検出回路（14）と、 該検出回路の出力を受けて、マスク回路（12）に前記デ
ィジタル入力の処理をさせる信号を生じるマスクの制御
回路（16）とを備えることを特徴とするDA変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63209847A JP2580013B2 (ja) | 1988-08-24 | 1988-08-24 | Ｄａ変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63209847A JP2580013B2 (ja) | 1988-08-24 | 1988-08-24 | Ｄａ変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0258429A JPH0258429A (ja) | 1990-02-27 |
| JP2580013B2 true JP2580013B2 (ja) | 1997-02-12 |
Family
ID=16579608
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63209847A Expired - Lifetime JP2580013B2 (ja) | 1988-08-24 | 1988-08-24 | Ｄａ変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2580013B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5684481A (en) * | 1994-03-18 | 1997-11-04 | Analog Devices | Rail-to-rail DAC drive circuit |
| USRE38083E1 (en) * | 1994-03-18 | 2003-04-22 | Analog Devices, Inc. | Rail-to-rail DAC drive circuit |
-
1988
- 1988-08-24 JP JP63209847A patent/JP2580013B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0258429A (ja) | 1990-02-27 |
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