JPH0528831Y2 - - Google Patents
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- JPH0528831Y2 JPH0528831Y2 JP1987058293U JP5829387U JPH0528831Y2 JP H0528831 Y2 JPH0528831 Y2 JP H0528831Y2 JP 1987058293 U JP1987058293 U JP 1987058293U JP 5829387 U JP5829387 U JP 5829387U JP H0528831 Y2 JPH0528831 Y2 JP H0528831Y2
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- 238000005259 measurement Methods 0.000 claims description 14
- 238000006243 chemical reaction Methods 0.000 claims description 4
- 230000005540 biological transmission Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 6
- 238000000034 method Methods 0.000 description 1
Description
【考案の詳細な説明】
〔産業上の利用分野〕
本考案は、デジタルデータをアナログデータに
変換するＤ／Ａ変換装置に関する。
変換するＤ／Ａ変換装置に関する。
従来、抵抗分圧方式のＤ／Ａ変換装置において
は、例えば、入力されたデジタルデータを２分割
し、上位桁と下位桁側を別のＤ／Ａ変換器に入力
し、２つのアナログデータを得、抵抗等を介する
ことによつて、上位側と下位側のアナログデータ
の相対比をとつた上で加算し、１つのアナログデ
ータを出力させている。
は、例えば、入力されたデジタルデータを２分割
し、上位桁と下位桁側を別のＤ／Ａ変換器に入力
し、２つのアナログデータを得、抵抗等を介する
ことによつて、上位側と下位側のアナログデータ
の相対比をとつた上で加算し、１つのアナログデ
ータを出力させている。
第３図は、従来のＤ／Ａ変換装置を示す回路図
である。Ａ０〜Ａ１５はデジタルデータの入力端
子、Ｂ１はアナログデータの出力端子である。１
は上位側デコーダ、２は下位側デコーダであり、
３は上位側Ｄ／Ａ変換器、４は下位側Ｄ／Ａ変換
器である。また、６，７，８はバツフア、Ｒ１，
Ｒ２は抵抗であり、電源５はバイアス源である。
である。Ａ０〜Ａ１５はデジタルデータの入力端
子、Ｂ１はアナログデータの出力端子である。１
は上位側デコーダ、２は下位側デコーダであり、
３は上位側Ｄ／Ａ変換器、４は下位側Ｄ／Ａ変換
器である。また、６，７，８はバツフア、Ｒ１，
Ｒ２は抵抗であり、電源５はバイアス源である。
各入力端子Ａ０〜Ａ１５にハイレベル又はロー
レベルのデジタルデータが印加されると、入力端
子Ａ０〜Ａ７に入力されたデジタルデータを下位
側デコーダ２が受け、Ａ８〜Ａ１５に入力された
デジタルデータを上位側デコーダ１が受ける。上
位側デコーダ１及び下位側デコーダ８は、夫々
8bitの入力信号をデコードするために28＝256本
の出力信号線を持ち、入力デジタルデータに対応
した出力信号線が１つだけ選択される。選択され
た信号線のみがＤ／Ａ変換器３又は４のスイツチ
をオンさせることができる。
レベルのデジタルデータが印加されると、入力端
子Ａ０〜Ａ７に入力されたデジタルデータを下位
側デコーダ２が受け、Ａ８〜Ａ１５に入力された
デジタルデータを上位側デコーダ１が受ける。上
位側デコーダ１及び下位側デコーダ８は、夫々
8bitの入力信号をデコードするために28＝256本
の出力信号線を持ち、入力デジタルデータに対応
した出力信号線が１つだけ選択される。選択され
た信号線のみがＤ／Ａ変換器３又は４のスイツチ
をオンさせることができる。
即ち、Ｄ／Ａ変換器３及び４においては、電源
５によつて与えられた電圧が、等しい抵抗値を持
つ抵抗r1，r2，…r256により分割される。各抵抗
の接続点にはMOSトランジスタスイツチ９が配
設されている。このMOSトランジスタスイツチ
９のオン・オフは前記デコーダの出力で制御され
る。各Ｄ／Ａ変換器３及び４には28＝256本の抵
抗r1，r2，…r256が直列に接続されており、256
種のアナログデータが用意されていることにな
る。
５によつて与えられた電圧が、等しい抵抗値を持
つ抵抗r1，r2，…r256により分割される。各抵抗
の接続点にはMOSトランジスタスイツチ９が配
設されている。このMOSトランジスタスイツチ
９のオン・オフは前記デコーダの出力で制御され
る。各Ｄ／Ａ変換器３及び４には28＝256本の抵
抗r1，r2，…r256が直列に接続されており、256
種のアナログデータが用意されていることにな
る。
ところで、Ｄ／Ａ変換器３及び４の抵抗r1，
r2，…r256の抵抗値は全て同一であり、Ｄ／Ａ変
換器４の各抵抗により構成される直列接続体と並
列に、抵抗Ｒ３が接続されている。従つて、Ｄ／
Ａ変換器３の最小ステツプに略々等しい電圧が抵
抗Ｒ３の両端に生ずる。Ｄ／Ａ変換器４において
は、前述の如く、抵抗Ｒ３の両端の電圧を256段
階に分割するために、抵抗Ｒ３と並列に、抵抗Ｒ
３と同一抵抗値（Ｒ）の抵抗r1，r2，…r256が直
列接続されている。従つて、Ｄ／Ａ変換器４内の
合成抵抗は（256／257）Ｒ＝0.996Rとなり、
Ｄ／Ａ変換器４のフルスケール電圧も比例して
0.996を乗じた値となる。
r2，…r256の抵抗値は全て同一であり、Ｄ／Ａ変
換器４の各抵抗により構成される直列接続体と並
列に、抵抗Ｒ３が接続されている。従つて、Ｄ／
Ａ変換器３の最小ステツプに略々等しい電圧が抵
抗Ｒ３の両端に生ずる。Ｄ／Ａ変換器４において
は、前述の如く、抵抗Ｒ３の両端の電圧を256段
階に分割するために、抵抗Ｒ３と並列に、抵抗Ｒ
３と同一抵抗値（Ｒ）の抵抗r1，r2，…r256が直
列接続されている。従つて、Ｄ／Ａ変換器４内の
合成抵抗は（256／257）Ｒ＝0.996Rとなり、
Ｄ／Ａ変換器４のフルスケール電圧も比例して
0.996を乗じた値となる。
上記Ｄ／Ａ変換器３の出力はバツフア６を介し
て抵抗Ｒ１へ導かれ、Ｄ／Ａ変換器４の出力はバ
ツフア７を介して抵抗Ｒ２へ導かれる。Ｒ１とＲ
２の抵抗比を１：0.996とすると、Ｄ／Ａ変換器
４の合成抵抗によつて降下した電圧を元に戻すこ
とができる。１：0.996という抵抗比は略々同一
の抵抗で作ることができるので、相対比の精度を
確保しやすい。このようにして、抵抗Ｒ１とＲ２
により合成されたアナログデータはバツフア８を
通つてアナログデータ出力端子Ｂ１に出力され
る。
て抵抗Ｒ１へ導かれ、Ｄ／Ａ変換器４の出力はバ
ツフア７を介して抵抗Ｒ２へ導かれる。Ｒ１とＲ
２の抵抗比を１：0.996とすると、Ｄ／Ａ変換器
４の合成抵抗によつて降下した電圧を元に戻すこ
とができる。１：0.996という抵抗比は略々同一
の抵抗で作ることができるので、相対比の精度を
確保しやすい。このようにして、抵抗Ｒ１とＲ２
により合成されたアナログデータはバツフア８を
通つてアナログデータ出力端子Ｂ１に出力され
る。
しかしながら、上述の従来のDA変換装置で
は、下位桁側DA変換器４のフルスケールの値は
上位桁側DA変換器３の約1LSB分である。
は、下位桁側DA変換器４のフルスケールの値は
上位桁側DA変換器３の約1LSB分である。
例えば、電源５が5Vの場合には、上位桁側
Ｄ／Ａ変換器３の1LSBは下位桁側Ｄ／Ａ変換器
４のフルスケールに等しく、この値は5V÷28＝
19mVである。一方、下位桁側Ｄ／Ａ変換器４の
1LSBは19mV÷28＝76μVとなる。従つて、下位
桁側Ｄ／Ａ変換器４の直列抵抗の精度を測定した
い場合に、1LSBが76μVと極めて小さいためにノ
イズ等の影響を受け易く、正確な値を測定し難い
と共に、測定に時間がかかるという欠点を有す
る。
Ｄ／Ａ変換器３の1LSBは下位桁側Ｄ／Ａ変換器
４のフルスケールに等しく、この値は5V÷28＝
19mVである。一方、下位桁側Ｄ／Ａ変換器４の
1LSBは19mV÷28＝76μVとなる。従つて、下位
桁側Ｄ／Ａ変換器４の直列抵抗の精度を測定した
い場合に、1LSBが76μVと極めて小さいためにノ
イズ等の影響を受け易く、正確な値を測定し難い
と共に、測定に時間がかかるという欠点を有す
る。
本考案はかかる事情に鑑みてなされたものであ
つて、下位桁側Ｄ／Ａ変換器の直列接続された抵
抗の精度をノイズ等の影響を受けずに正確に測定
することができるＤ／Ａ変換装置を提供すること
を目的とする。
つて、下位桁側Ｄ／Ａ変換器の直列接続された抵
抗の精度をノイズ等の影響を受けずに正確に測定
することができるＤ／Ａ変換装置を提供すること
を目的とする。
本願考案のＤ／Ａ変換装置は、入力されたデジ
タルデータをデコードする上位桁デコーダ及び下
位桁デコーダ、これら上位桁及び下位桁デコーダ
によつてデコードされたデータに応じたアナログ
値を複数の単位抵抗の直列回路からなる抵抗分圧
器によつて生成する直列接続された上位桁Ｄ／Ａ
変換器及び下位桁Ｄ／Ａ変換器、及びこれら上位
桁Ｄ／Ａ変換器及び下位桁Ｄ／Ａ変換器の出力を
加算する加算器を有するＤ／Ａ変換装置におい
て、上記下位桁Ｄ／Ａ変換器の抵抗分圧器に並列
接続され上位桁Ｄ／Ａ変換器の抵抗分圧器の単位
抵抗の少なくとも一つの抵抗値を有する抵抗と、
上記下位桁Ｄ／Ａ変換器の抵抗分圧器の両端部に
設けられた測定用端子とを有し、上記測定用端子
に精度測定用電圧を印加して上記下位桁Ｄ／Ａ変
換器の各抵抗の抵抗値精度を測定できるようにし
たことを特徴とする。
タルデータをデコードする上位桁デコーダ及び下
位桁デコーダ、これら上位桁及び下位桁デコーダ
によつてデコードされたデータに応じたアナログ
値を複数の単位抵抗の直列回路からなる抵抗分圧
器によつて生成する直列接続された上位桁Ｄ／Ａ
変換器及び下位桁Ｄ／Ａ変換器、及びこれら上位
桁Ｄ／Ａ変換器及び下位桁Ｄ／Ａ変換器の出力を
加算する加算器を有するＤ／Ａ変換装置におい
て、上記下位桁Ｄ／Ａ変換器の抵抗分圧器に並列
接続され上位桁Ｄ／Ａ変換器の抵抗分圧器の単位
抵抗の少なくとも一つの抵抗値を有する抵抗と、
上記下位桁Ｄ／Ａ変換器の抵抗分圧器の両端部に
設けられた測定用端子とを有し、上記測定用端子
に精度測定用電圧を印加して上記下位桁Ｄ／Ａ変
換器の各抵抗の抵抗値精度を測定できるようにし
たことを特徴とする。
本考案においては、下位桁側Ｄ／Ａ変換器の単
位抵抗の直列接続体の両端から測定用端子を引き
出している。このため前記端子の両端に電圧を印
加することによつて、下位桁側のＤ／Ａ変換器の
フルスケールを自由に拡大することができ、下位
桁側Ｄ／Ａ変換器の直列接続された抵抗の精度を
測定する場合に、ノイズ等の影響を受けずに正確
な値を測定することができる。
位抵抗の直列接続体の両端から測定用端子を引き
出している。このため前記端子の両端に電圧を印
加することによつて、下位桁側のＤ／Ａ変換器の
フルスケールを自由に拡大することができ、下位
桁側Ｄ／Ａ変換器の直列接続された抵抗の精度を
測定する場合に、ノイズ等の影響を受けずに正確
な値を測定することができる。
第１図は本考案の実施例を示す回路図である。
Ａ０〜Ａ１５はデジタルデータの入力端子、Ｂ
１はアナログデータの出力端子である。入力端子
Ａ０〜Ａ７は下位側デコーダ２に接続され、入力
端子Ａ８〜Ａ１５は上位側デコーダ１に接続され
ている。上位側デコーダ１の出力信号線は上位側
Ｄ／Ａ変換器３に接続され、下位側デコーダ２の
出力信号線は下位側Ｄ／Ａ変換器４に接続されて
いる。上位側デコーダ１及び下位側デコーダ２
は、夫々8bitの入力信号をデコードするために、
28＝256本の出力信号線を持ち、入力デジタルデ
ータに対応した出力信号線が１つだけ選択され
る。各Ｄ／Ａ変換器３，４の出力は加算器１０を
介してアナログデータの出力端子Ｂ１に与えられ
る。下位側Ｄ／Ａ変換器４の直列抵抗体Ｒ０の両
端に夫々測定用端子Ｂ２及びＢ３が接続されてい
る。Ｒ４は直列抵抗体Ｒ０に並列接続された抵抗
であり、Ｒ６は一端が直列抵抗体Ｒ０及びＲ４に
接続され、他端が接地された抵抗である。電源５
はバイアス源である。
１はアナログデータの出力端子である。入力端子
Ａ０〜Ａ７は下位側デコーダ２に接続され、入力
端子Ａ８〜Ａ１５は上位側デコーダ１に接続され
ている。上位側デコーダ１の出力信号線は上位側
Ｄ／Ａ変換器３に接続され、下位側デコーダ２の
出力信号線は下位側Ｄ／Ａ変換器４に接続されて
いる。上位側デコーダ１及び下位側デコーダ２
は、夫々8bitの入力信号をデコードするために、
28＝256本の出力信号線を持ち、入力デジタルデ
ータに対応した出力信号線が１つだけ選択され
る。各Ｄ／Ａ変換器３，４の出力は加算器１０を
介してアナログデータの出力端子Ｂ１に与えられ
る。下位側Ｄ／Ａ変換器４の直列抵抗体Ｒ０の両
端に夫々測定用端子Ｂ２及びＢ３が接続されてい
る。Ｒ４は直列抵抗体Ｒ０に並列接続された抵抗
であり、Ｒ６は一端が直列抵抗体Ｒ０及びＲ４に
接続され、他端が接地された抵抗である。電源５
はバイアス源である。
各Ｄ／Ａ変換器３及び４においては、28＝256
本の単位抵抗が直列に接続されて直列抵抗体Ｒ０
が構成されている。従つて、各Ｄ／Ａ変換器３及
び４には256種のアナログデータが用意されてい
ることになる。Ｄ／Ａ変換器３及び４の各単位抵
抗の抵抗値は全て同一である。各抵抗の接続点と
デコーダ１，２との間にはMOSトランジスタス
イツチ９が配設されている。このスイツチ９のオ
ン・オフは前記デコーダ１，２の出力により制御
される。
本の単位抵抗が直列に接続されて直列抵抗体Ｒ０
が構成されている。従つて、各Ｄ／Ａ変換器３及
び４には256種のアナログデータが用意されてい
ることになる。Ｄ／Ａ変換器３及び４の各単位抵
抗の抵抗値は全て同一である。各抵抗の接続点と
デコーダ１，２との間にはMOSトランジスタス
イツチ９が配設されている。このスイツチ９のオ
ン・オフは前記デコーダ１，２の出力により制御
される。
次に、このように構成されたＤ／Ａ変換装置の
動作について説明する。各入力端子Ａ０〜Ａ１５
にハイレベルまたはローレベルのデジタルデータ
が印加されると、入力端子Ａ０〜Ａ７に入力され
たデジタルデータを下位側デコーダ２が受け、Ａ
８〜Ａ１５に入力されたデジタルデータを上位側
データ１が受ける。そうすると、上位側及び下位
側のデコーダ１，２により、入力デジタルデータ
に対応した出力信号線が１つだけ選択され、選択
された信号線のみがＤ／Ａ変換器３，４のスイツ
チをオンにする。ここまでの動作は従来例と同様
である。
動作について説明する。各入力端子Ａ０〜Ａ１５
にハイレベルまたはローレベルのデジタルデータ
が印加されると、入力端子Ａ０〜Ａ７に入力され
たデジタルデータを下位側デコーダ２が受け、Ａ
８〜Ａ１５に入力されたデジタルデータを上位側
データ１が受ける。そうすると、上位側及び下位
側のデコーダ１，２により、入力デジタルデータ
に対応した出力信号線が１つだけ選択され、選択
された信号線のみがＤ／Ａ変換器３，４のスイツ
チをオンにする。ここまでの動作は従来例と同様
である。
Ｄ／Ａ変換器３及び４においては、電源５から
与えられた電圧が、等しい抵抗値を持つ抵抗で分
割される。Ｄ／Ａ変換器３の最小ステツプの電圧
がＤ／Ａ変換器４のフルスケールの電圧であり、
それは抵抗Ｒ４よつて確保される。Ｄ／Ａ変換器
４においては、抵抗値が抵抗Ｒ４と同一の256本
の単位抵抗の直列抵抗体Ｒ０により抵抗Ｒ４に生
ずる電圧（これは上位側Ｄ／Ａコンバータ３の
1LSBに相当する）が256段階に分割される。こ
の直列抵抗体Ｒ０は抵抗Ｒ４と並列に接続されて
おり、抵抗Ｒ６により出力電圧がレベルシフトさ
れる。厳密に言えば、Ｄ／Ａ変換器４内の合成抵
抗は0.996R（但し、Ｒを上位側Ｄ／Ａ変換器３の
1LSBとする）であるが、加算器１０内で上位側
Ｄ／Ａ変換器３と下位側Ｄ／Ａ変換器４との比が
正確に補正される。
与えられた電圧が、等しい抵抗値を持つ抵抗で分
割される。Ｄ／Ａ変換器３の最小ステツプの電圧
がＤ／Ａ変換器４のフルスケールの電圧であり、
それは抵抗Ｒ４よつて確保される。Ｄ／Ａ変換器
４においては、抵抗値が抵抗Ｒ４と同一の256本
の単位抵抗の直列抵抗体Ｒ０により抵抗Ｒ４に生
ずる電圧（これは上位側Ｄ／Ａコンバータ３の
1LSBに相当する）が256段階に分割される。こ
の直列抵抗体Ｒ０は抵抗Ｒ４と並列に接続されて
おり、抵抗Ｒ６により出力電圧がレベルシフトさ
れる。厳密に言えば、Ｄ／Ａ変換器４内の合成抵
抗は0.996R（但し、Ｒを上位側Ｄ／Ａ変換器３の
1LSBとする）であるが、加算器１０内で上位側
Ｄ／Ａ変換器３と下位側Ｄ／Ａ変換器４との比が
正確に補正される。
次に、下位側Ｄ／Ａ変換器４の抵抗の精度を測
定する場合について説明する。
定する場合について説明する。
電源５を5Vとした場合、外部電源により測定
用端子Ｂ２，Ｂ３間に5Vの電圧を印加する。そ
うすると、下位側Ｄ／Ａ変換器４の1LSB分の電
圧は、実使用状態では前述の如く76μVであるが、
この場合には５／256＝19.5mVとなる。このと
き、入力端子Ａ０〜Ａ７にデジタルデータを入力
すれば、下位側Ｄ／Ａ変換器４では19.5mVステ
ツプでアナログデータが出力される。従つて、上
位側Ｄ／Ａ変換器３の出力を固定してしまえば、
出力端子Ｂ１から下位側Ｄ／Ａ変換器４の出力
を、ノイズ等の影響を受けることなく測定するこ
とができる。
用端子Ｂ２，Ｂ３間に5Vの電圧を印加する。そ
うすると、下位側Ｄ／Ａ変換器４の1LSB分の電
圧は、実使用状態では前述の如く76μVであるが、
この場合には５／256＝19.5mVとなる。このと
き、入力端子Ａ０〜Ａ７にデジタルデータを入力
すれば、下位側Ｄ／Ａ変換器４では19.5mVステ
ツプでアナログデータが出力される。従つて、上
位側Ｄ／Ａ変換器３の出力を固定してしまえば、
出力端子Ｂ１から下位側Ｄ／Ａ変換器４の出力
を、ノイズ等の影響を受けることなく測定するこ
とができる。
第２図は本考案の他の実施例を示す回路図であ
る。第２図中、第１図と同一部分には同一符号を
付して説明を省略する。
る。第２図中、第１図と同一部分には同一符号を
付して説明を省略する。
Ｔ１及びＴ２はＮチヤネルとＰチヤネルの
MOSトランジスタからなるトランスミツシヨン
ゲートであり、Ｑ１はこれらのトランスミツシヨ
ンゲートＴ１及びＴ２の制御信号の入力端子であ
る。各入力端子Ａ０〜Ａ１５にハイレベル又はロ
ーレベルのデジタルデータが印加されてから、出
力端子Ｂ１にアナログデータが出力されるまでの
動作は全て第１図に示す実施例と同様である。こ
の第２図の実施例においては、下位側Ｄ／Ａ変換
器４の直列抵抗体Ｒ０から直接測定用端子Ｂ２，
Ｂ３を出すのではなく、直列抵抗体Ｒ０にＮチヤ
ネル及びＰチヤネルMOSトランジスタからなる
トランスミツシヨンゲートＴ１及びＴ２を介して
測定用端子Ｂ２，Ｂ３を接続している。このトラ
ンスミツシヨンゲートＴ１，Ｔ２は、実使用時に
おいて、測定用端子Ｂ２，Ｂ３から不用意に下位
側Ｄ／Ａ変換器４に電圧が印加されることを防止
する入力保護機能を兼ねている。
MOSトランジスタからなるトランスミツシヨン
ゲートであり、Ｑ１はこれらのトランスミツシヨ
ンゲートＴ１及びＴ２の制御信号の入力端子であ
る。各入力端子Ａ０〜Ａ１５にハイレベル又はロ
ーレベルのデジタルデータが印加されてから、出
力端子Ｂ１にアナログデータが出力されるまでの
動作は全て第１図に示す実施例と同様である。こ
の第２図の実施例においては、下位側Ｄ／Ａ変換
器４の直列抵抗体Ｒ０から直接測定用端子Ｂ２，
Ｂ３を出すのではなく、直列抵抗体Ｒ０にＮチヤ
ネル及びＰチヤネルMOSトランジスタからなる
トランスミツシヨンゲートＴ１及びＴ２を介して
測定用端子Ｂ２，Ｂ３を接続している。このトラ
ンスミツシヨンゲートＴ１，Ｔ２は、実使用時に
おいて、測定用端子Ｂ２，Ｂ３から不用意に下位
側Ｄ／Ａ変換器４に電圧が印加されることを防止
する入力保護機能を兼ねている。
下位側Ｄ／Ａ変換器４の抵抗の精度を測定する
場合には、入力端子Ｑ１にトランスミツシヨンゲ
ートＴ１，Ｔ２が開くような信号を加え、測定用
端子Ｂ２，Ｂ３間に電圧を与える。これにより、
前記第１図の実施例と同様に容易に抵抗精度を測
定することができる。
場合には、入力端子Ｑ１にトランスミツシヨンゲ
ートＴ１，Ｔ２が開くような信号を加え、測定用
端子Ｂ２，Ｂ３間に電圧を与える。これにより、
前記第１図の実施例と同様に容易に抵抗精度を測
定することができる。
以上説明したように、本考案によれば、上位側
Ｄ／Ａ変換器と下位側Ｄ／Ａ変換器は抵抗分圧方
式であり、上位側Ｄ／Ａ変換器の１〜数LSBが
下位側Ｄ／Ａ変換器のフルスケールの値になるよ
うに上位側Ｄ／Ａ変換器内の抵抗に直列に１〜数
個の単位抵抗を直列接続し、これに下位側Ｄ／Ａ
変換器内の抵抗を並列接続している。そして、下
位側Ｄ／Ａ変換器の両端から測定用端子を出して
いるから、この端子を介して下位側Ｄ／Ａ変換器
の抵抗に精度測定用電圧を印加することにより、
下位側Ｄ／Ａ変換器のスルスケールを任意に拡大
することができる。このため、下位側Ｄ／Ａ変換
器の抵抗精度を高精度で測定することができる。
また、Ｄ／Ａ変換装置の特性を調べる場合、本願
のような方法を用いてまず下位側Ｄ／Ａ変換器の
直線性を測定し、それから下位側Ｄ／Ａ変換器と
上位側Ｄ／Ａ変換器の相対精度を測定し、次に上
位側Ｄ／Ａ変換器の直線性を測定することによつ
て、より高精度な特性の測定が可能になる。
Ｄ／Ａ変換器と下位側Ｄ／Ａ変換器は抵抗分圧方
式であり、上位側Ｄ／Ａ変換器の１〜数LSBが
下位側Ｄ／Ａ変換器のフルスケールの値になるよ
うに上位側Ｄ／Ａ変換器内の抵抗に直列に１〜数
個の単位抵抗を直列接続し、これに下位側Ｄ／Ａ
変換器内の抵抗を並列接続している。そして、下
位側Ｄ／Ａ変換器の両端から測定用端子を出して
いるから、この端子を介して下位側Ｄ／Ａ変換器
の抵抗に精度測定用電圧を印加することにより、
下位側Ｄ／Ａ変換器のスルスケールを任意に拡大
することができる。このため、下位側Ｄ／Ａ変換
器の抵抗精度を高精度で測定することができる。
また、Ｄ／Ａ変換装置の特性を調べる場合、本願
のような方法を用いてまず下位側Ｄ／Ａ変換器の
直線性を測定し、それから下位側Ｄ／Ａ変換器と
上位側Ｄ／Ａ変換器の相対精度を測定し、次に上
位側Ｄ／Ａ変換器の直線性を測定することによつ
て、より高精度な特性の測定が可能になる。
第１図は本考案の実施例を示す回路図、第２図
は本考案の他の実施例を示す回路図、第３図は従
来例を示す回路図である。 Ａ０〜Ａ１５……デジタルデータ入力端子、Ｂ
１……アナログデータの出力端子、１……上位側
デコーダ、２……下位側デコーダ、３……上位側
Ｄ／Ａ変換器、４……下位側Ｄ／Ａ変換器、５…
…電源、Ｔ１，Ｔ２……トランスミツシヨンゲー
ト、Ｂ２，Ｂ３……測定用端子。
は本考案の他の実施例を示す回路図、第３図は従
来例を示す回路図である。 Ａ０〜Ａ１５……デジタルデータ入力端子、Ｂ
１……アナログデータの出力端子、１……上位側
デコーダ、２……下位側デコーダ、３……上位側
Ｄ／Ａ変換器、４……下位側Ｄ／Ａ変換器、５…
…電源、Ｔ１，Ｔ２……トランスミツシヨンゲー
ト、Ｂ２，Ｂ３……測定用端子。
Claims (1)
- 入力されたデジタルデータをデコードする上位
桁デコーダ及び下位桁デコーダ、これら上位桁及
び下位桁デコーダによつてデコードされたデータ
に応じたアナログ値を複数の単位抵抗の直列回路
からなる抵抗分圧器によつて生成する直列接続さ
れた上位桁Ｄ／Ａ変換器及び下位桁Ｄ／Ａ変換
器、及びこれら上位桁Ｄ／Ａ変換器及び下位桁
Ｄ／Ａ変換器の出力を加算する加算器を有する
Ｄ／Ａ変換装置において、前記下位桁Ｄ／Ａ変換
器の抵抗分圧器に並列接続され上位桁Ｄ／Ａ変換
器の抵抗分圧器の単位抵抗の少なくとも一つ分の
抵抗値を有する抵抗と、前記下位桁Ｄ／Ａ変換器
の抵抗分圧器の両端部に設けられた測定用端子と
を有し、前記測定用端子に精度測定用電圧を印加
して前記下位桁Ｄ／Ａ変換器の各抵抗の抵抗値精
度を測定できるようにしたことを特徴とするＤ／
Ａ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987058293U JPH0528831Y2 (ja) | 1987-04-17 | 1987-04-17 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987058293U JPH0528831Y2 (ja) | 1987-04-17 | 1987-04-17 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63165932U JPS63165932U (ja) | 1988-10-28 |
| JPH0528831Y2 true JPH0528831Y2 (ja) | 1993-07-23 |
Family
ID=30888742
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1987058293U Expired - Lifetime JPH0528831Y2 (ja) | 1987-04-17 | 1987-04-17 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0528831Y2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11214183A (ja) * | 1998-01-22 | 1999-08-06 | Hochiki Corp | 発光回路 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3617621B2 (ja) | 2000-09-29 | 2005-02-09 | シャープ株式会社 | 半導体集積回路の検査装置及びその検査方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5911025A (ja) * | 1982-07-12 | 1984-01-20 | Hitachi Ltd | 半導体集積回路における抵抗回路 |
| JPS5970313A (ja) * | 1982-10-15 | 1984-04-20 | Nec Corp | デイジタルアナログ変換装置 |
-
1987
- 1987-04-17 JP JP1987058293U patent/JPH0528831Y2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5911025A (ja) * | 1982-07-12 | 1984-01-20 | Hitachi Ltd | 半導体集積回路における抵抗回路 |
| JPS5970313A (ja) * | 1982-10-15 | 1984-04-20 | Nec Corp | デイジタルアナログ変換装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11214183A (ja) * | 1998-01-22 | 1999-08-06 | Hochiki Corp | 発光回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63165932U (ja) | 1988-10-28 |
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