JPH10332785A - キャリブレーション回路 - Google Patents
キャリブレーション回路Info
- Publication number
- JPH10332785A JPH10332785A JP9155863A JP15586397A JPH10332785A JP H10332785 A JPH10332785 A JP H10332785A JP 9155863 A JP9155863 A JP 9155863A JP 15586397 A JP15586397 A JP 15586397A JP H10332785 A JPH10332785 A JP H10332785A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- voltage
- output
- calibration
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【課題】 キャリブレーション時間を短縮し、複数の電
圧印加回路の同時キャリブレーションを可能にする。 【解決手段】 コンパレータ１３は出力補正を必要とす
る電圧印加回路１１の出力と基準電圧を入力とする。Ａ
ＮＤ回路１５はコンパレータ１３の出力とデータインク
リメント用クロックＣＬＯＣＫを入力とする。カウンタ
１６はＡＮＤ回路１５の出力を入力とする。Ｄ／Ａ変換
器１８はカウンタ１６の出力を入力とし加算する補正値
を出力する。加算回路２０は設定電圧に補正値を加算す
る。以上の構成のキャリブレーション回路は同時に複数
の出力補正ができる。
圧印加回路の同時キャリブレーションを可能にする。 【解決手段】 コンパレータ１３は出力補正を必要とす
る電圧印加回路１１の出力と基準電圧を入力とする。Ａ
ＮＤ回路１５はコンパレータ１３の出力とデータインク
リメント用クロックＣＬＯＣＫを入力とする。カウンタ
１６はＡＮＤ回路１５の出力を入力とする。Ｄ／Ａ変換
器１８はカウンタ１６の出力を入力とし加算する補正値
を出力する。加算回路２０は設定電圧に補正値を加算す
る。以上の構成のキャリブレーション回路は同時に複数
の出力補正ができる。
Description
【０００１】
【発明の属する技術分野】この発明は、例えばＩＣテス
タ等に用いられ、被測定デバイスに印加する電圧を補正
するキャリブレーション回路に関する。
タ等に用いられ、被測定デバイスに印加する電圧を補正
するキャリブレーション回路に関する。
【０００２】
【従来の技術】従来のＩＣテスタにあっては、図３に示
すキャリブレーション回路がよく用いられる。キャリブ
レーション回路では、キャルＯＮスイッチ１をオンする
ことでキャル動作状態となり、補正を必要とする電圧印
加回路２の出力を取り込みテスタのＤＣユニット３によ
り測定する。そして、この測定結果をテスタコンピュー
タ４に入力して、ソフト演算によるバイナリーサーチに
よりキャルデータを決定する。
すキャリブレーション回路がよく用いられる。キャリブ
レーション回路では、キャルＯＮスイッチ１をオンする
ことでキャル動作状態となり、補正を必要とする電圧印
加回路２の出力を取り込みテスタのＤＣユニット３によ
り測定する。そして、この測定結果をテスタコンピュー
タ４に入力して、ソフト演算によるバイナリーサーチに
よりキャルデータを決定する。
【０００３】このキャルデータをＤ／Ａ（デジタル／ア
ナログ）変換器５に転送してアナログ電圧に変換し、加
算回路６によって、電圧印加回路２を駆動しているレベ
ル電源７の出力電圧に加算する。これにより、電圧印加
回路２の駆動電圧が自動的に修正され、その出力が補正
されてキャリブレーションが終了する。
ナログ）変換器５に転送してアナログ電圧に変換し、加
算回路６によって、電圧印加回路２を駆動しているレベ
ル電源７の出力電圧に加算する。これにより、電圧印加
回路２の駆動電圧が自動的に修正され、その出力が補正
されてキャリブレーションが終了する。
【０００４】
【発明が解決しようとする課題】しかしながら、上記の
ような従来のキャリブレーション回路では、ＤＣユニッ
トの測定とテスタコンピュータのソフト演算のための時
間が必要であるため、高速化には不向きであり、また複
数の電圧印加回路を同時に電圧補正できないため、電圧
印加回路の数に比例してキャリブレーションにかかる時
間が増大してしまうという問題がある。本発明は、上記
の問題を解決するためになされたもので、キャリブレー
ションにかかる時間を短縮すると共に、複数の電圧印加
回路を同時にキャリブレーションを行うことのできるキ
ャリブレーション回路を提供することを目的とする。
ような従来のキャリブレーション回路では、ＤＣユニッ
トの測定とテスタコンピュータのソフト演算のための時
間が必要であるため、高速化には不向きであり、また複
数の電圧印加回路を同時に電圧補正できないため、電圧
印加回路の数に比例してキャリブレーションにかかる時
間が増大してしまうという問題がある。本発明は、上記
の問題を解決するためになされたもので、キャリブレー
ションにかかる時間を短縮すると共に、複数の電圧印加
回路を同時にキャリブレーションを行うことのできるキ
ャリブレーション回路を提供することを目的とする。
【０００５】
【課題を解決するための手段】この目的を実現するた
め、本発明のキャリブレーション回路は、以下のように
構成される。 （１）駆動電圧に応じて電圧印加回路１１から出力され
る電圧の誤差を補正するキャリブレーション回路であっ
て、電圧印加回路１１の出力と基準電圧とを比較するコ
ンパレータ１３と、コンパレータ１３の出力に応じてデ
ータインクリメント用クロックＣＬＯＣＫを通過させる
ゲート回路１５と、ゲート回路１５の出力をカウントす
るカウンタ１６と、カウンタ１６から出力されるカウン
ト値を順次アナログ電圧に変換して補正電圧を生成する
デジタル／アナログ変換器１８と、デジタル／アナログ
変換器１８から出力される補正電圧を前記駆動電圧に加
算する加算回路２０とを備えて構成される。
め、本発明のキャリブレーション回路は、以下のように
構成される。 （１）駆動電圧に応じて電圧印加回路１１から出力され
る電圧の誤差を補正するキャリブレーション回路であっ
て、電圧印加回路１１の出力と基準電圧とを比較するコ
ンパレータ１３と、コンパレータ１３の出力に応じてデ
ータインクリメント用クロックＣＬＯＣＫを通過させる
ゲート回路１５と、ゲート回路１５の出力をカウントす
るカウンタ１６と、カウンタ１６から出力されるカウン
ト値を順次アナログ電圧に変換して補正電圧を生成する
デジタル／アナログ変換器１８と、デジタル／アナログ
変換器１８から出力される補正電圧を前記駆動電圧に加
算する加算回路２０とを備えて構成される。
【０００６】（２）（１）の構成において、キャル開始
信号のレベルに応じて電圧印加回路１１の出力を選択的
に前記コンパレータ１３に入力するキャルＯＮ／ＯＦＦ
手段を備える。 （３）（２）の構成において、前記キャルＯＮ／ＯＦＦ
手段のオン動作初期時にカウンタ１６にリセット信号を
入力するようにする。 前記構成によるキャリブレーション回路を組むことによ
り、ＤＣユニットの測定時間及びソフト演算時間を省略
することができ、キャリブレーションにかかる時間が短
縮される。また、この回路を複数備えることで、各電圧
印加回路を同時にキャリブレーションすることができ
る。したがって、電圧印加回路の数が増加しても、全電
圧印加回路のキャリブレーションを短時間に終わらせる
ことができる。
信号のレベルに応じて電圧印加回路１１の出力を選択的
に前記コンパレータ１３に入力するキャルＯＮ／ＯＦＦ
手段を備える。 （３）（２）の構成において、前記キャルＯＮ／ＯＦＦ
手段のオン動作初期時にカウンタ１６にリセット信号を
入力するようにする。 前記構成によるキャリブレーション回路を組むことによ
り、ＤＣユニットの測定時間及びソフト演算時間を省略
することができ、キャリブレーションにかかる時間が短
縮される。また、この回路を複数備えることで、各電圧
印加回路を同時にキャリブレーションすることができ
る。したがって、電圧印加回路の数が増加しても、全電
圧印加回路のキャリブレーションを短時間に終わらせる
ことができる。
【０００７】
【発明の実施の形態】以下、図１及び図２を参照して本
発明の実施の形態を詳細に説明する。図１は本発明に係
るキャリブレーション回路の実施形態の構成を示す。図
１において、キャル開始信号がＯＮのときは、スイッチ
１２がＯＮになり、電圧印加回路１１の出力はコンパレ
ータ１３に供給され、可変電圧源１４からの基準電圧Ｖ
ｒｅｆ１と比較される。コンパレータ１３の出力は第１
のＡＮＤ回路１５でデータインクリメント用クロックＣ
ＬＯＣＫと論理積演算される。この演算結果はカウンタ
１６に供給され、同時にＯＲ回路１７に供給される。
発明の実施の形態を詳細に説明する。図１は本発明に係
るキャリブレーション回路の実施形態の構成を示す。図
１において、キャル開始信号がＯＮのときは、スイッチ
１２がＯＮになり、電圧印加回路１１の出力はコンパレ
ータ１３に供給され、可変電圧源１４からの基準電圧Ｖ
ｒｅｆ１と比較される。コンパレータ１３の出力は第１
のＡＮＤ回路１５でデータインクリメント用クロックＣ
ＬＯＣＫと論理積演算される。この演算結果はカウンタ
１６に供給され、同時にＯＲ回路１７に供給される。
【０００８】カウンタ１６は第１のＡＮＤ回路１５の出
力をカウントするもので、リセット信号ＲＥＳＥＴによ
り初期化され、そのカウントデータＤＡＴＡはＤ／Ａ変
換器１８に供給されてキャル電圧に変換される。一方、
ＯＲ回路１７は第１のＡＮＤ回路１５の出力とリセット
信号ＲＥＳＥＴとの論理和を演算する。この演算結果は
第２のＡＮＤ回路１９に供給され、キャル開始信号ＣＡ
ＬＯＮとの論理積が演算される。この演算結果は起動信
号ＬＤとしてＤ／Ａ変換器１８に供給される。Ｄ／Ａ変
換器１８の出力は、加算回路２０でレベル電源２１から
の駆動電圧に加算されて電圧印加回路１１に供給され
る。
力をカウントするもので、リセット信号ＲＥＳＥＴによ
り初期化され、そのカウントデータＤＡＴＡはＤ／Ａ変
換器１８に供給されてキャル電圧に変換される。一方、
ＯＲ回路１７は第１のＡＮＤ回路１５の出力とリセット
信号ＲＥＳＥＴとの論理和を演算する。この演算結果は
第２のＡＮＤ回路１９に供給され、キャル開始信号ＣＡ
ＬＯＮとの論理積が演算される。この演算結果は起動信
号ＬＤとしてＤ／Ａ変換器１８に供給される。Ｄ／Ａ変
換器１８の出力は、加算回路２０でレベル電源２１から
の駆動電圧に加算されて電圧印加回路１１に供給され
る。
【０００９】図２は上記加算回路２０の具体的な構成を
示すもので、レベル電源２１からの駆動電圧Ｖｉｎを抵
抗Ｒ１・Ｒ２により分圧入力し、オペアンプＯＰの
（＋）端子に入力する。オペアンプＯＰは、抵抗Ｒ３を
介して供給される基準電圧Ｖｒｅｆ２と抵抗Ｒ４を介し
て入力されるＤ／Ａ変換器１８からのキャル電圧Ｖｄａ
ｃとを、帰還抵抗Ｒ５からの帰還電圧と共に（−）端子
に入力する。すなわち、オペアンプＯＰは抵抗Ｒ３〜Ｒ
５と共に加算器を構成している。このオペアンプＯＰの
出力は駆動電圧Ｖｏｕｔとして電圧印加回路１１に供給
される。
示すもので、レベル電源２１からの駆動電圧Ｖｉｎを抵
抗Ｒ１・Ｒ２により分圧入力し、オペアンプＯＰの
（＋）端子に入力する。オペアンプＯＰは、抵抗Ｒ３を
介して供給される基準電圧Ｖｒｅｆ２と抵抗Ｒ４を介し
て入力されるＤ／Ａ変換器１８からのキャル電圧Ｖｄａ
ｃとを、帰還抵抗Ｒ５からの帰還電圧と共に（−）端子
に入力する。すなわち、オペアンプＯＰは抵抗Ｒ３〜Ｒ
５と共に加算器を構成している。このオペアンプＯＰの
出力は駆動電圧Ｖｏｕｔとして電圧印加回路１１に供給
される。
【００１０】上記構成において、以下にその動作を説明
する。まず、キャリブレーションの始めにキャル開始信
号ＣＡＬＯＮをオン状態とし、リセット信号ＲＥＳＥＴ
を入力する。キャル開始信号ＣＡＬＯＮが”１”となる
ため、電圧印加回路１１の出力電圧はスイッチ１２を介
してコンパレータ１３に供給される。また、キャル開始
信号ＣＡＬＯＮは、ＯＲ回路１７を介して入力されるリ
セット信号ＲＥＳＥＴと共に第２のＡＮＤ回路１９に供
給される。両入力が共に”１”であるため、ＡＮＤ回路
１９の出力も”１”となり、駆動信号ＬＤとしてＤ／Ａ
変換器１８に供給される。これにより、カウンタ１６と
Ｄ／Ａ変換器１８はそれぞれ初期化され、加算回路２０
によりキャリブレーション範囲の最高電圧がレベル電源
２１の出力に加算される。
する。まず、キャリブレーションの始めにキャル開始信
号ＣＡＬＯＮをオン状態とし、リセット信号ＲＥＳＥＴ
を入力する。キャル開始信号ＣＡＬＯＮが”１”となる
ため、電圧印加回路１１の出力電圧はスイッチ１２を介
してコンパレータ１３に供給される。また、キャル開始
信号ＣＡＬＯＮは、ＯＲ回路１７を介して入力されるリ
セット信号ＲＥＳＥＴと共に第２のＡＮＤ回路１９に供
給される。両入力が共に”１”であるため、ＡＮＤ回路
１９の出力も”１”となり、駆動信号ＬＤとしてＤ／Ａ
変換器１８に供給される。これにより、カウンタ１６と
Ｄ／Ａ変換器１８はそれぞれ初期化され、加算回路２０
によりキャリブレーション範囲の最高電圧がレベル電源
２１の出力に加算される。
【００１１】加算回路２０からの駆動電圧により電圧印
加回路１１の出力電圧が決定されると、この電圧はコン
パレータ１３で基準電圧Ｖｒｅｆ１と比較される。この
コンパレータ１３の出力とデータインクリメント用クロ
ックＣＬＯＣＫは第１のＡＮＤ回路１５で論理積演算さ
れる。このとき、基準電圧Ｖｒｅｆ１より電圧印加回路
１１の出力電圧が高いため、コンパレータ１３は”１”
を出力する。よって、データインクリメント用クロック
ＣＬＯＣＫは第１のＡＮＤ回路１５を通りカウンタ１６
に入力される。
加回路１１の出力電圧が決定されると、この電圧はコン
パレータ１３で基準電圧Ｖｒｅｆ１と比較される。この
コンパレータ１３の出力とデータインクリメント用クロ
ックＣＬＯＣＫは第１のＡＮＤ回路１５で論理積演算さ
れる。このとき、基準電圧Ｖｒｅｆ１より電圧印加回路
１１の出力電圧が高いため、コンパレータ１３は”１”
を出力する。よって、データインクリメント用クロック
ＣＬＯＣＫは第１のＡＮＤ回路１５を通りカウンタ１６
に入力される。
【００１２】この状態からデータインクリメント用クロ
ックＣＬＯＣＫを１発ずつ入力していくと、カウンタ１
６からＤ／Ａ変換器１８への出力データＤＡＴＡは１ビ
ット分ずつ増加していく。このため、加算回路２０及び
電圧印加回路１１の出力電圧も増加していく。この出力
電圧が基準電圧Ｖｒｅｆ１を下回ったところで、コンパ
レータ１３の出力は反転して”０”になり、データイン
クリメント用クロックＣＬＯＣＫをマスクする。これに
よりキャリブレーションが終了する。
ックＣＬＯＣＫを１発ずつ入力していくと、カウンタ１
６からＤ／Ａ変換器１８への出力データＤＡＴＡは１ビ
ット分ずつ増加していく。このため、加算回路２０及び
電圧印加回路１１の出力電圧も増加していく。この出力
電圧が基準電圧Ｖｒｅｆ１を下回ったところで、コンパ
レータ１３の出力は反転して”０”になり、データイン
クリメント用クロックＣＬＯＣＫをマスクする。これに
よりキャリブレーションが終了する。
【００１３】例えば、Ｄ／Ａ変換器１８の入力が８ビッ
トとすると、キャリブレーション電圧可変範囲を全て出
力するには、データインクリメント用クロックＣＬＯＣ
Ｋを２５６回繰り返し入力する。最後にキャル開始信号
ＣＡＬＯＮをオフとし、電圧印加回路１１とコンパレー
タ１３の間の接続を切り終了する。
トとすると、キャリブレーション電圧可変範囲を全て出
力するには、データインクリメント用クロックＣＬＯＣ
Ｋを２５６回繰り返し入力する。最後にキャル開始信号
ＣＡＬＯＮをオフとし、電圧印加回路１１とコンパレー
タ１３の間の接続を切り終了する。
【００１４】この発明の実施例について図１と図２を参
照して説明する。例えば、電圧印加回路１１の出力電圧
が最高８０ｍＶの誤差が出るとする。図２の加算回路２
０でＲ１＝１０ｋΩ，Ｒ２＝１００ｋΩ，Ｒ３＝Ｒ４＝
１５０ｋΩ，Ｒ５＝７．５ｋΩとし、レベル電源（６）
から駆動電圧Ｖｉｎとして０Ｖを入力するものとし、Ｄ
／Ａ変換器１８の出力（Ｖｄａｃ）の可変幅が０〜５Ｖ
であるとする。このとき、出力Ｖｏｕｔには次式によ
り、０Ｖ±１２５ｍＶの可変電圧幅と１ｍＶの分解能が
得られる。
照して説明する。例えば、電圧印加回路１１の出力電圧
が最高８０ｍＶの誤差が出るとする。図２の加算回路２
０でＲ１＝１０ｋΩ，Ｒ２＝１００ｋΩ，Ｒ３＝Ｒ４＝
１５０ｋΩ，Ｒ５＝７．５ｋΩとし、レベル電源（６）
から駆動電圧Ｖｉｎとして０Ｖを入力するものとし、Ｄ
／Ａ変換器１８の出力（Ｖｄａｃ）の可変幅が０〜５Ｖ
であるとする。このとき、出力Ｖｏｕｔには次式によ
り、０Ｖ±１２５ｍＶの可変電圧幅と１ｍＶの分解能が
得られる。
【００１５】
【数１】
【００１６】図１に示す構成において、Ｄ／Ａ変換器１
８の初期化により＋１２５ｍＶが電圧印加回路１１に入
力されており、電圧印加回路１１の誤差が＋８０ｍＶと
して、＋２０５ｍＶが出力されているものとする。
８の初期化により＋１２５ｍＶが電圧印加回路１１に入
力されており、電圧印加回路１１の誤差が＋８０ｍＶと
して、＋２０５ｍＶが出力されているものとする。
【００１７】コンパレータ１３は、電圧印加回路１１の
出力電圧＋２０５ｍＶと基準電圧０Ｖと比較して”１”
を出力する。この状態からデータインクリメント用クロ
ックＣＬＯＣＫを１発ずつ入力すると、Ｄ／Ａ変換器１
８の出力が１ビット分ずつ増加する。このため、加算回
路２０の出力電圧は−１ｍＶずつ下がっていく。データ
インクリメント用クロックＣＬＯＣＫを１発入力する度
にＤ／Ａ変換器１８の出力は１ビット分ずつ増加する。
出力電圧＋２０５ｍＶと基準電圧０Ｖと比較して”１”
を出力する。この状態からデータインクリメント用クロ
ックＣＬＯＣＫを１発ずつ入力すると、Ｄ／Ａ変換器１
８の出力が１ビット分ずつ増加する。このため、加算回
路２０の出力電圧は−１ｍＶずつ下がっていく。データ
インクリメント用クロックＣＬＯＣＫを１発入力する度
にＤ／Ａ変換器１８の出力は１ビット分ずつ増加する。
【００１８】加算回路２０で−１ｍＶ加算され、電圧印
加回路１１の出力が基準電圧を下回ったところでコンパ
レータ１３が”０”を出力し、データインクリメント用
クロックＣＬＯＣＫをマスクする。以上でキャリブレー
ションは終了する。以上により、電圧印加回路１１の出
力電圧の誤差を、キャリブレーション可変範囲で基準電
圧近くに補正することができる。
加回路１１の出力が基準電圧を下回ったところでコンパ
レータ１３が”０”を出力し、データインクリメント用
クロックＣＬＯＣＫをマスクする。以上でキャリブレー
ションは終了する。以上により、電圧印加回路１１の出
力電圧の誤差を、キャリブレーション可変範囲で基準電
圧近くに補正することができる。
【００１９】但し、キャリブレーション可変範囲は電圧
印加回路１１の誤差より大きくとっていなければいけな
い。また、分解能とコンパレータ精度によってキャリブ
レーションの精度が決定するので、コンパレータ１３の
誤差及び分解能は必要とする精度の半分以下にする必要
がある。
印加回路１１の誤差より大きくとっていなければいけな
い。また、分解能とコンパレータ精度によってキャリブ
レーションの精度が決定するので、コンパレータ１３の
誤差及び分解能は必要とする精度の半分以下にする必要
がある。
【００２０】以上説明したように、本実施形態のキャリ
ブレーション回路は、従来のキャリブレーション時間の
最大の要因であるＤＣユニットの測定時間，テスターコ
ンピュータのソフト演算時間がないため、１度のキャリ
ブレーション時間を短くすることができる。また、この
回路を複数備えることで１度に複数の電圧印加回路の出
力電圧を補正できるため、電圧印加回路数が増加して
も、キャリブレーションにかかる時間が増大しない、等
の効果を有する。このことは、多ピン化に向け増大する
半導体試験装置のキャリブレーション時間の高速化に極
めて有効である。
ブレーション回路は、従来のキャリブレーション時間の
最大の要因であるＤＣユニットの測定時間，テスターコ
ンピュータのソフト演算時間がないため、１度のキャリ
ブレーション時間を短くすることができる。また、この
回路を複数備えることで１度に複数の電圧印加回路の出
力電圧を補正できるため、電圧印加回路数が増加して
も、キャリブレーションにかかる時間が増大しない、等
の効果を有する。このことは、多ピン化に向け増大する
半導体試験装置のキャリブレーション時間の高速化に極
めて有効である。
【００２１】
【発明の効果】以上のように本発明によれば、キャリブ
レーションにかかる時間を短縮すると共に、複数の電圧
印加回路を同時にキャリブレーションを行うことのでき
るキャリブレーション回路を提供することができる。
レーションにかかる時間を短縮すると共に、複数の電圧
印加回路を同時にキャリブレーションを行うことのでき
るキャリブレーション回路を提供することができる。
【図１】本発明の実施の形態とするキャリブレーション
回路の構成を示すブロック回路図である。
回路の構成を示すブロック回路図である。
【図２】図１の実施形態に用いられる加算回路の具体的
な構成を示す回路図である。
な構成を示す回路図である。
【図３】従来のキャリブレーション回路のブロック図で
ある。
ある。
【符号の説明】 １ キャルＯＮスイッチ ２ 電圧印加回路 ３ ＤＣユニット ４ テスターコンピュータ ５ Ｄ／Ａ変換器 ６ 加算回路 ７ レベル電源 １１ 電圧印加回路 １２ スイッチ １３ コンパレータ １４ 可変電圧源 １５ ＡＮＤ回路 １６ カウンタ １７ ＯＲ回路 １８ Ｄ／Ａ変換器 １９ ＡＮＤ回路 ２０ 加算回路 ２１ レベル電源 ＣＬＯＣＫ データインクリメント用クロック ＲＥＳＥＴ リセット信号 ＣＡＬＯＮ キャル開始信号
Claims (3)
- 【請求項１】 駆動電圧に応じて電圧印加回路(11)から
出力される電圧の誤差を補正するキャリブレーション回
路であって、 電圧印加回路(11)の出力と基準電圧とを比較するコンパ
レータ(13)と、 コンパレータ(13)の出力に応じてデータインクリメント
用クロック(CLOCK) を通過させるゲート回路(15)と、 ゲート回路(15)の出力をカウントするカウンタ(16)と、 カウンタ(16)から出力されるカウント値を順次アナログ
電圧に変換して補正電圧を生成するデジタル／アナログ
変換器(18)と、 デジタル／アナログ変換器(18)から出力される補正電圧
を前記駆動電圧に加算する加算回路(20)とを備えること
を特徴とするキャリブレーション回路。 - 【請求項２】 キャル開始信号のレベルに応じて電圧印
加回路(11)の出力を選択的に前記コンパレータ(13)に入
力するキャルＯＮ／ＯＦＦ手段を備えることを特徴とす
る請求項１記載のキャリブレーション回路。 - 【請求項３】 前記キャルＯＮ／ＯＦＦ手段のオン動作
初期時にカウンタ(16)にリセット信号を入力することを
特徴とする請求項２記載のキャリブレーション回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9155863A JPH10332785A (ja) | 1997-05-29 | 1997-05-29 | キャリブレーション回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9155863A JPH10332785A (ja) | 1997-05-29 | 1997-05-29 | キャリブレーション回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10332785A true JPH10332785A (ja) | 1998-12-18 |
Family
ID=15615161
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9155863A Pending JPH10332785A (ja) | 1997-05-29 | 1997-05-29 | キャリブレーション回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10332785A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005351632A (ja) * | 2004-06-08 | 2005-12-22 | Yokogawa Electric Corp | Ｉｃテスタ |
| JP2011125005A (ja) * | 2009-12-08 | 2011-06-23 | Advantest Corp | 信号発生装置および試験装置 |
-
1997
- 1997-05-29 JP JP9155863A patent/JPH10332785A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005351632A (ja) * | 2004-06-08 | 2005-12-22 | Yokogawa Electric Corp | Ｉｃテスタ |
| JP4600730B2 (ja) * | 2004-06-08 | 2010-12-15 | 横河電機株式会社 | Ｉｃテスタ |
| JP2011125005A (ja) * | 2009-12-08 | 2011-06-23 | Advantest Corp | 信号発生装置および試験装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7288985B2 (en) | Current mirror with programmable floating gate | |
| US4336526A (en) | Successive approximation analog-to-digital converter using non-binary series | |
| EP0115897B1 (en) | Current source arrangement | |
| JP6407528B2 (ja) | 半導体装置 | |
| US6919833B2 (en) | Parallel converter topology for reducing non-linearity errors | |
| US7026972B2 (en) | A/D converter | |
| US20070146182A1 (en) | Self-calibrating current source arrays | |
| JP2011081517A (ja) | バンドギャップリファレンス回路及びこれを備えるａｄコンバータ、並びに、バンドギャップリファレンス回路の調整方法 | |
| JPH10332785A (ja) | キャリブレーション回路 | |
| US6717393B2 (en) | System for difference calculation using a quad slope converter | |
| US6011500A (en) | Integrated circuit with a built-in D/A converter | |
| JP2002290236A (ja) | アナログ／デジタル変換回路 | |
| US7796075B2 (en) | Method and apparatus for internally calibrating mixed-signal devices | |
| JPH0528831Y2 (ja) | ||
| US11936395B2 (en) | Digital-to-analog converter with digitally controlled trim | |
| JPH08116258A (ja) | アナログデジタル変換回路 | |
| JPH02288616A (ja) | 自己較正型ｄａ変換器およびこれを用いる自己較正型ａｄ変換器 | |
| JPS61171226A (ja) | アナログ・デジタル変換装置 | |
| JPH06224701A (ja) | シュミットトリガ回路 | |
| JP2710458B2 (ja) | Ａ／ｄ変換器 | |
| JPH10209865A (ja) | Ａｄ変換器のテスト回路 | |
| Jung et al. | Circuits Ideas for IC Converters | |
| JP3629327B2 (ja) | ２重積分式ａ／ｄ変換方法と回路および２重積分演算回路 | |
| JPS58181311A (ja) | 基準電位発生回路 | |
| JPH0548459A (ja) | アナログ・デイジタル変換装置 |