JPH08116258A - アナログデジタル変換回路 - Google Patents
アナログデジタル変換回路Info
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- JPH08116258A JPH08116258A JP25212994A JP25212994A JPH08116258A JP H08116258 A JPH08116258 A JP H08116258A JP 25212994 A JP25212994 A JP 25212994A JP 25212994 A JP25212994 A JP 25212994A JP H08116258 A JPH08116258 A JP H08116258A
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Abstract
(57)【要約】
【目的】ＡＤ変換動作の一層の高速化と高精度化を共に
達成するように制御し得るＡＤ変換回路を提供する。 【構成】ＤＡ変換回路部１１でＤＡ変換コードをＤＡ変
換した電圧とアナログ入力電圧とのレベルを比較回路部
１２で比較した比較結果に応じて、ＤＡ変換コードの所
定の１ビット分のデータを決定する動作をＤＡ変換コー
ドのＭＳＢからＬＳＢまでの各ビットに対して順次繰り
返し、ＤＡ変換コードを出力すると共に最終的に決定さ
れたＤＡ変換コードをＡＤ変換データとして保持するＡ
Ｄ変換制御回路部１３と、ＤＡ変換コードをＤＡ変換し
て比較回路部に出力するまでのセット期間として、ＭＳ
Ｂ変換時のセット期間の長さよりもＬＳＢ変換時のセッ
ト期間の長さが短くなるように制御するセット期間制御
回路部１４とを具備することを特徴とする。
達成するように制御し得るＡＤ変換回路を提供する。 【構成】ＤＡ変換回路部１１でＤＡ変換コードをＤＡ変
換した電圧とアナログ入力電圧とのレベルを比較回路部
１２で比較した比較結果に応じて、ＤＡ変換コードの所
定の１ビット分のデータを決定する動作をＤＡ変換コー
ドのＭＳＢからＬＳＢまでの各ビットに対して順次繰り
返し、ＤＡ変換コードを出力すると共に最終的に決定さ
れたＤＡ変換コードをＡＤ変換データとして保持するＡ
Ｄ変換制御回路部１３と、ＤＡ変換コードをＤＡ変換し
て比較回路部に出力するまでのセット期間として、ＭＳ
Ｂ変換時のセット期間の長さよりもＬＳＢ変換時のセッ
ト期間の長さが短くなるように制御するセット期間制御
回路部１４とを具備することを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、集積回路化されたアナ
ログデジタル（ＡＤ）変換回路に係り、特に高速・高精
度のＡＤ変換動作が可能な逐次変換型のＡＤ変換回路に
関する。
ログデジタル（ＡＤ）変換回路に係り、特に高速・高精
度のＡＤ変換動作が可能な逐次変換型のＡＤ変換回路に
関する。
【０００２】
【従来の技術】図８は、従来の逐次変換型のＡＤ変換回
路の一例のブロック構成を概略的に示しており、６１は
ＤＡ変換回路部、６２は電圧レベル比較用の比較回路
部、６３はＡＤ変換制御回路部である。
路の一例のブロック構成を概略的に示しており、６１は
ＤＡ変換回路部、６２は電圧レベル比較用の比較回路
部、６３はＡＤ変換制御回路部である。
【０００３】上記ＡＤ変換回路におけるＡＤ変換動作は
よく知られているように、まず、ＡＤ変換制御回路部６
３はＤＡ変換出力データのＭＳＢ（最大重みビット、最
上位ビット）を決定するためのＤＡ変換コードをＤＡ変
換回路部６１に出力し、このＤＡ変換回路部６１はＤＡ
変換電圧ＶDAC を比較回路部６２に出力する。上記した
動作の期間をセット期間と称する。この後、比較期間に
おいて、アナログ入力電圧ＶAIN が前記電圧比較回路部
６２で上記ＶDAC と比較され、比較結果が前記ＡＤ変換
制御回路部６３に入力する。
よく知られているように、まず、ＡＤ変換制御回路部６
３はＤＡ変換出力データのＭＳＢ（最大重みビット、最
上位ビット）を決定するためのＤＡ変換コードをＤＡ変
換回路部６１に出力し、このＤＡ変換回路部６１はＤＡ
変換電圧ＶDAC を比較回路部６２に出力する。上記した
動作の期間をセット期間と称する。この後、比較期間に
おいて、アナログ入力電圧ＶAIN が前記電圧比較回路部
６２で上記ＶDAC と比較され、比較結果が前記ＡＤ変換
制御回路部６３に入力する。
【０００４】前記ＡＤ変換制御回路部６３は、比較回路
部６２の比較結果に応じてＭＳＢを決定し、次回のセッ
ト期間において、上記ＭＳＢより１つ下位桁のビットを
決定するためのＤＡ変換コードをＤＡ変換回路部６１に
出力する。このような動作をＭＳＢからＬＳＢ（最小重
みビット、最下位ビット）まで順次繰り返し、最終的に
決定されたＤＡ変換コードをＡＤ変換データ出力として
保持する。
部６２の比較結果に応じてＭＳＢを決定し、次回のセッ
ト期間において、上記ＭＳＢより１つ下位桁のビットを
決定するためのＤＡ変換コードをＤＡ変換回路部６１に
出力する。このような動作をＭＳＢからＬＳＢ（最小重
みビット、最下位ビット）まで順次繰り返し、最終的に
決定されたＤＡ変換コードをＡＤ変換データ出力として
保持する。
【０００５】上記したような動作に際して、前記ＶDAC
の実際の値と理想値との誤差の電圧レベルがＬＳＢに対
応する電圧振幅の１／２以内に入っていない状態で比較
回路部６２の電圧比較が行われると、その比較結果に応
じて決定されたＤＡ変換コードに誤差が生じ、ひいては
ＡＤ変換データ出力に誤差が生じることになる。
の実際の値と理想値との誤差の電圧レベルがＬＳＢに対
応する電圧振幅の１／２以内に入っていない状態で比較
回路部６２の電圧比較が行われると、その比較結果に応
じて決定されたＤＡ変換コードに誤差が生じ、ひいては
ＡＤ変換データ出力に誤差が生じることになる。
【０００６】ここで、上記ＶDAC の実際の値と理想値と
の誤差の電圧レベルがＬＳＢに対応する電圧振幅の１／
２以内、つまり、（１／２）ＬＳＢ以内に入るまでの安
定時間を考える。ＶDAC の高レベル側をＶREFH、低レベ
ル側をＶREFL、（ＶREFH−ＶREFL）をΔＶREF で表わす
ものとする。ＭＳＢを決定する際のＶDAC の理想値は、
ＶREFL＋（１／２）ΔＶREF であり、それより１つ下位
桁のビットを決定する際のＶDAC の理想値は、ＭＳＢ決
定時の比較回路部６２の比較結果に応じて異なり、ＶRE
FL＋（３／４）ΔＶREF またはＶREFL＋（１／４）ΔＶ
REF である。
の誤差の電圧レベルがＬＳＢに対応する電圧振幅の１／
２以内、つまり、（１／２）ＬＳＢ以内に入るまでの安
定時間を考える。ＶDAC の高レベル側をＶREFH、低レベ
ル側をＶREFL、（ＶREFH−ＶREFL）をΔＶREF で表わす
ものとする。ＭＳＢを決定する際のＶDAC の理想値は、
ＶREFL＋（１／２）ΔＶREF であり、それより１つ下位
桁のビットを決定する際のＶDAC の理想値は、ＭＳＢ決
定時の比較回路部６２の比較結果に応じて異なり、ＶRE
FL＋（３／４）ΔＶREF またはＶREFL＋（１／４）ΔＶ
REF である。
【０００７】このＶDAC の理想値のＶREFLからの変化量
は、ＭＳＢからＬＳＢまでの各桁のビットを決定する時
に対応して、ΔＶREF ／２1 、ΔＶREF ／２2 、… 、
ΔＶREF ／２n となる。ＶDAC の単位時間当りの電圧変
化量が一定であれば、ＭＳＢ決定時のＶDAC の安定時間
をｔで表わすと、ＭＳＢからＬＳＢまでの各桁のビット
を決定する時のＶDAC の安定時間は、それぞれ対応し
て、ｔ、ｔ／２1 、ｔ／２2 、… 、ｔ／２n-1 とな
る。つまり、ＶDAC の安定時間は、ＭＳＢ決定時が最も
長く、ＬＳＢ決定時が最も短い。
は、ＭＳＢからＬＳＢまでの各桁のビットを決定する時
に対応して、ΔＶREF ／２1 、ΔＶREF ／２2 、… 、
ΔＶREF ／２n となる。ＶDAC の単位時間当りの電圧変
化量が一定であれば、ＭＳＢ決定時のＶDAC の安定時間
をｔで表わすと、ＭＳＢからＬＳＢまでの各桁のビット
を決定する時のＶDAC の安定時間は、それぞれ対応し
て、ｔ、ｔ／２1 、ｔ／２2 、… 、ｔ／２n-1 とな
る。つまり、ＶDAC の安定時間は、ＭＳＢ決定時が最も
長く、ＬＳＢ決定時が最も短い。
【０００８】しかし、従来は、ＭＳＢからＬＳＢまでの
各桁のビットを決定する時のセット期間の長さが全て同
じであり、図９に示すように、ＭＳＢ決定時のＶDAC の
安定時間ｔを各桁のビットそれぞれのセット期間とする
と、下位ビット側では、ＶDAC の安定時間よりもセット
期間が長くなるので、ＡＤ変換動作の一層の高速化を妨
げる要因になる。
各桁のビットを決定する時のセット期間の長さが全て同
じであり、図９に示すように、ＭＳＢ決定時のＶDAC の
安定時間ｔを各桁のビットそれぞれのセット期間とする
と、下位ビット側では、ＶDAC の安定時間よりもセット
期間が長くなるので、ＡＤ変換動作の一層の高速化を妨
げる要因になる。
【０００９】上記とは逆に、図１０に示すように、ＬＳ
Ｂ決定時のＶDAC の安定時間ｔを各桁のビットそれぞれ
のセット期間とすると、上位ビット側では、ＶDAC の安
定時間よりもセット期間が短くなる、つまり、ＶDAC の
実際の値が理想との誤差レベルが前記（１／２）ＬＳＢ
以内に入る前に比較期間に入ってしまうので、この時点
での比較回路部６２の比較結果に応じてＤＡ変換コード
が決定されてしまい、ＡＤ変換動作の一層の高精度化を
妨げる要因になる。
Ｂ決定時のＶDAC の安定時間ｔを各桁のビットそれぞれ
のセット期間とすると、上位ビット側では、ＶDAC の安
定時間よりもセット期間が短くなる、つまり、ＶDAC の
実際の値が理想との誤差レベルが前記（１／２）ＬＳＢ
以内に入る前に比較期間に入ってしまうので、この時点
での比較回路部６２の比較結果に応じてＤＡ変換コード
が決定されてしまい、ＡＤ変換動作の一層の高精度化を
妨げる要因になる。
【００１０】
【発明が解決しようとする課題】上記したように従来の
逐次変換型のＡＤ変換回路は、ＤＡ変換コードのＭＳＢ
決定時のＤＡ変換電圧出力の安定時間を各ビットのセッ
ト期間とすると、ＡＤ変換動作の高速化を妨げる要因に
なり、逆にＬＳＢ決定時のＤＡ変換電圧出力の安定時間
を各ビットのセット期間とすると、ＡＤ変換動作の高精
度化を妨げる要因になるという問題があった。
逐次変換型のＡＤ変換回路は、ＤＡ変換コードのＭＳＢ
決定時のＤＡ変換電圧出力の安定時間を各ビットのセッ
ト期間とすると、ＡＤ変換動作の高速化を妨げる要因に
なり、逆にＬＳＢ決定時のＤＡ変換電圧出力の安定時間
を各ビットのセット期間とすると、ＡＤ変換動作の高精
度化を妨げる要因になるという問題があった。
【００１１】本発明は上記の問題点を解決すべくなされ
たもので、ＡＤ変換動作の一層の高速化と高精度化を共
に達成するように制御し得るアナログデジタル変換回路
を提供することを目的とする。
たもので、ＡＤ変換動作の一層の高速化と高精度化を共
に達成するように制御し得るアナログデジタル変換回路
を提供することを目的とする。
【００１２】
【課題を解決するための手段】本発明の逐次変換型のア
ナログデジタル変換回路は、ＤＡ変換コードをＤＡ変換
してＤＡ変換電圧を出力するＤＡ変換回路部と、上記Ｄ
Ａ変換出力電圧とアナログ入力電圧とのレベルを比較す
る比較回路部と、上記比較回路部の比較結果に応じて前
記ＤＡ変換コードの所定の１ビット分のデータを決定す
る動作を上記ＤＡ変換コードの最上位ビットから最下位
ビットまでの各ビットに対して順次繰り返し、上記ＤＡ
変換コードを前記ＤＡ変換回路部に出力すると共に最終
的に決定されたＤＡ変換コードをＡＤ変換データとして
保持するＡＤ変換制御回路部と、上記ＡＤ変換制御回路
部がＤＡ変換コードを出力してから前記ＤＡ変換回路部
がＤＡ変換電圧を前記比較回路部に出力するまでのセッ
ト期間として、前記ＤＡ変換コードの最上位ビット変換
時のセット期間の長さよりも最下位ビット変換時のセッ
ト期間の長さが短くなるように制御するセット期間制御
回路部とを具備することを特徴とする。
ナログデジタル変換回路は、ＤＡ変換コードをＤＡ変換
してＤＡ変換電圧を出力するＤＡ変換回路部と、上記Ｄ
Ａ変換出力電圧とアナログ入力電圧とのレベルを比較す
る比較回路部と、上記比較回路部の比較結果に応じて前
記ＤＡ変換コードの所定の１ビット分のデータを決定す
る動作を上記ＤＡ変換コードの最上位ビットから最下位
ビットまでの各ビットに対して順次繰り返し、上記ＤＡ
変換コードを前記ＤＡ変換回路部に出力すると共に最終
的に決定されたＤＡ変換コードをＡＤ変換データとして
保持するＡＤ変換制御回路部と、上記ＡＤ変換制御回路
部がＤＡ変換コードを出力してから前記ＤＡ変換回路部
がＤＡ変換電圧を前記比較回路部に出力するまでのセッ
ト期間として、前記ＤＡ変換コードの最上位ビット変換
時のセット期間の長さよりも最下位ビット変換時のセッ
ト期間の長さが短くなるように制御するセット期間制御
回路部とを具備することを特徴とする。
【００１３】
【作用】ＤＡ変換出力電圧の実際の値と理想値との誤差
レベルが（１／２）ＬＳＢ以内に入るまでの安定時間に
合わせて、各ビットのセット期間の長さを設定できるの
で、ＡＤ変換動作の一層の高速化と高精度化を共に達成
することができる。
レベルが（１／２）ＬＳＢ以内に入るまでの安定時間に
合わせて、各ビットのセット期間の長さを設定できるの
で、ＡＤ変換動作の一層の高速化と高精度化を共に達成
することができる。
【００１４】
【実施例】以下、図面を参照して本発明の実施例を詳細
に説明する。図１は、本発明の逐次変換型のＡＤ変換回
路の第１実施例のブロック構成を概略的に示している。
このＡＤ変換回路は、ＤＡ変換回路部１１と、比較回路
部１２と、ＡＤ変換制御回路部１３と、セット期間制御
回路部１４とを具備し、集積回路チップ上に搭載されて
いる。
に説明する。図１は、本発明の逐次変換型のＡＤ変換回
路の第１実施例のブロック構成を概略的に示している。
このＡＤ変換回路は、ＤＡ変換回路部１１と、比較回路
部１２と、ＡＤ変換制御回路部１３と、セット期間制御
回路部１４とを具備し、集積回路チップ上に搭載されて
いる。
【００１５】上記ＤＡ変換回路部１１は、ＤＡ変換コー
ドをＤＡ変換してＤＡ変換電圧ＶDAC を出力し、前記比
較回路部１２は、上記ＤＡ変換電圧ＶDAC とアナログ入
力電圧とのレベルを比較する。
ドをＤＡ変換してＤＡ変換電圧ＶDAC を出力し、前記比
較回路部１２は、上記ＤＡ変換電圧ＶDAC とアナログ入
力電圧とのレベルを比較する。
【００１６】前記ＡＤ変換制御回路部１３は、前記比較
回路部１２の比較結果に応じて前記ＤＡ変換コードの所
定の１ビット分のデータを決定する動作をＤＡ変換コー
ドの最上位ビット（ＭＳＢ）から最下位ビット（ＬＳ
Ｂ）までの各ビットに対して順次繰り返し、ＤＡ変換コ
ードを前記ＤＡ変換回路部１１に出力すると共に最終的
に決定されたＤＡ変換コードをＡＤ変換データとして保
持する。
回路部１２の比較結果に応じて前記ＤＡ変換コードの所
定の１ビット分のデータを決定する動作をＤＡ変換コー
ドの最上位ビット（ＭＳＢ）から最下位ビット（ＬＳ
Ｂ）までの各ビットに対して順次繰り返し、ＤＡ変換コ
ードを前記ＤＡ変換回路部１１に出力すると共に最終的
に決定されたＤＡ変換コードをＡＤ変換データとして保
持する。
【００１７】前記セット期間制御回路部１４は、上記Ａ
Ｄ変換制御回路部１３がＤＡ変換コードを出力してから
前記ＤＡ変換回路部１１がＤＡ変換電圧を前記比較回路
部１２に出力するまでのセット期間として、前記ＤＡ変
換コードのＭＳＢ変換時のセット期間の長さよりもＬＳ
Ｂ変換時のセット期間の長さが短くなるように制御す
る。
Ｄ変換制御回路部１３がＤＡ変換コードを出力してから
前記ＤＡ変換回路部１１がＤＡ変換電圧を前記比較回路
部１２に出力するまでのセット期間として、前記ＤＡ変
換コードのＭＳＢ変換時のセット期間の長さよりもＬＳ
Ｂ変換時のセット期間の長さが短くなるように制御す
る。
【００１８】この場合、セット期間制御回路部１４は、
例えば図２に示すように、セット期間の長さをパルス信
号ＳＶＲＥＦのパルス幅により制御するものとし、ＭＳ
Ｂ変換時のセット期間の長さを決定するパルス信号の周
期を長く（周波数を低く）し、ＬＳＢ変換時のセット期
間の長さを決定するパルス信号の周期を短く（周波数を
高く）する。
例えば図２に示すように、セット期間の長さをパルス信
号ＳＶＲＥＦのパルス幅により制御するものとし、ＭＳ
Ｂ変換時のセット期間の長さを決定するパルス信号の周
期を長く（周波数を低く）し、ＬＳＢ変換時のセット期
間の長さを決定するパルス信号の周期を短く（周波数を
高く）する。
【００１９】なお、上記セット期間制御回路部１４は、
パルス信号ＳＶＲＥＦのパルス幅をデジタル的に制御す
る場合には、例えば図３に示すように、セット期間の長
さをクロック入力数により決定するものとし、ＭＳＢ変
換時のセット期間の長さを決定するクロック入力数より
もＬＳＢ変換時のセット期間の長さを決定するクロック
入力数が少なくなるように制御すればよい。図３に示す
例では、ＭＳＢからＬＳＢまでの各ビットの変換時にそ
れぞれ対応するクロック入力数が順次少なくなるように
制御するものとすれば、ＭＳＢからＬＳＢまでの各ビッ
トの変換時にそれぞれ対応するクロック入力数を、例え
ば８Ｋ個、４Ｋ個、２Ｋ個、…のように変化させればよ
い。この場合、クロック入力を例えばカウンタによりカ
ウントし、カウント値に応じたパルス幅を有するパルス
信号を生成し、このパルス信号のパルス幅によりセット
期間の長さを制御することができる。
パルス信号ＳＶＲＥＦのパルス幅をデジタル的に制御す
る場合には、例えば図３に示すように、セット期間の長
さをクロック入力数により決定するものとし、ＭＳＢ変
換時のセット期間の長さを決定するクロック入力数より
もＬＳＢ変換時のセット期間の長さを決定するクロック
入力数が少なくなるように制御すればよい。図３に示す
例では、ＭＳＢからＬＳＢまでの各ビットの変換時にそ
れぞれ対応するクロック入力数が順次少なくなるように
制御するものとすれば、ＭＳＢからＬＳＢまでの各ビッ
トの変換時にそれぞれ対応するクロック入力数を、例え
ば８Ｋ個、４Ｋ個、２Ｋ個、…のように変化させればよ
い。この場合、クロック入力を例えばカウンタによりカ
ウントし、カウント値に応じたパルス幅を有するパルス
信号を生成し、このパルス信号のパルス幅によりセット
期間の長さを制御することができる。
【００２０】なお、図１のＡＤ変換回路は、通常は、Ａ
Ｄ変換動作開始信号を受けてＡＤ変換動作を開始し、変
換動作を終了すると変換動作終了（ＥＯＣ）信号を出力
し、ＡＤ変換出力データを保持した状態で待機状態にな
る機能を有するように構成される。
Ｄ変換動作開始信号を受けてＡＤ変換動作を開始し、変
換動作を終了すると変換動作終了（ＥＯＣ）信号を出力
し、ＡＤ変換出力データを保持した状態で待機状態にな
る機能を有するように構成される。
【００２１】図４は、図１のＡＤ変換回路におけるＡＤ
変換制御動作の一例を示す波形図である。図１のＡＤ変
換回路におけるＡＤ変換動作は、基本的には従来例のＡ
Ｄ変換回路におけるＡＤ変換動作と同様であるが、ＭＳ
ＢからＬＳＢまでの各ビットの変換時にそれぞれ対応す
るセット期間の長さがセット期間制御回路部１４により
制御される。
変換制御動作の一例を示す波形図である。図１のＡＤ変
換回路におけるＡＤ変換動作は、基本的には従来例のＡ
Ｄ変換回路におけるＡＤ変換動作と同様であるが、ＭＳ
ＢからＬＳＢまでの各ビットの変換時にそれぞれ対応す
るセット期間の長さがセット期間制御回路部１４により
制御される。
【００２２】即ち、セット期間において、ＡＤ変換制御
回路部１３はＤＡ変換出力データのＭＳＢを決定するた
めのＤＡ変換コードをＤＡ変換回路部１１に出力し、こ
のＤＡ変換回路部１１はＤＡ変換電圧ＶDAC を比較回路
部１２に出力する。この後、比較期間において、アナロ
グ入力電圧ＶAIN が前記比較回路部１２で上記ＶDACと
比較され、比較結果が前記ＡＤ変換制御回路部１３に入
力する。ＡＤ変換制御回路部１３は、比較回路部１２の
比較結果に応じてＭＳＢを決定し、次回のセット期間に
おいて、上記ＭＳＢより１つ下位桁のビットを決定する
ためのＤＡ変換コードをＤＡ変換回路部１１に出力す
る。このような動作をＭＳＢからＬＳＢまで順次繰り返
し、最終的に決定されたＤＡ変換コードをＡＤ変換デー
タ出力として保持する。
回路部１３はＤＡ変換出力データのＭＳＢを決定するた
めのＤＡ変換コードをＤＡ変換回路部１１に出力し、こ
のＤＡ変換回路部１１はＤＡ変換電圧ＶDAC を比較回路
部１２に出力する。この後、比較期間において、アナロ
グ入力電圧ＶAIN が前記比較回路部１２で上記ＶDACと
比較され、比較結果が前記ＡＤ変換制御回路部１３に入
力する。ＡＤ変換制御回路部１３は、比較回路部１２の
比較結果に応じてＭＳＢを決定し、次回のセット期間に
おいて、上記ＭＳＢより１つ下位桁のビットを決定する
ためのＤＡ変換コードをＤＡ変換回路部１１に出力す
る。このような動作をＭＳＢからＬＳＢまで順次繰り返
し、最終的に決定されたＤＡ変換コードをＡＤ変換デー
タ出力として保持する。
【００２３】上記動作に際して、セット期間制御回路部
１４は、ＭＳＢからＬＳＢまでの各ビットの変換時に、
それぞれ対応するセット期間の長さが順次短くなるよう
に、かつ、それぞれ対応するＶDAC の安定時間に対応す
るように制御する。
１４は、ＭＳＢからＬＳＢまでの各ビットの変換時に、
それぞれ対応するセット期間の長さが順次短くなるよう
に、かつ、それぞれ対応するＶDAC の安定時間に対応す
るように制御する。
【００２４】また、図１のＡＤ変換回路においても、従
来例のＡＤ変換回路におけるＡＤ変換動作と同様に、Ｖ
DAC の実際の値と理想値との誤差の電圧レベルが（１／
２）ＬＳＢ以内に入るまでの安定時間は、ＭＳＢ決定時
が最も長く、ＬＳＢ決定時が最も短い。
来例のＡＤ変換回路におけるＡＤ変換動作と同様に、Ｖ
DAC の実際の値と理想値との誤差の電圧レベルが（１／
２）ＬＳＢ以内に入るまでの安定時間は、ＭＳＢ決定時
が最も長く、ＬＳＢ決定時が最も短い。
【００２５】即ち、ＶDAC の高レベル側をＶREFH、低レ
ベル側をＶREFL、（ＶREFH−ＶREFL）をΔＶREF で表わ
せば、ＭＳＢを決定する際のＶDAC の理想値は、ＶREFL
＋（１／２）ΔＶREF であり、それより１つ下位桁のビ
ットを決定する際のＶDAC の理想値は、ＭＳＢ決定時の
比較回路部１２の比較結果に応じて異なり、ＶREFL＋
（３／４）ΔＶREF またはＶREFL＋（１／４）ΔＶREF
である。
ベル側をＶREFL、（ＶREFH−ＶREFL）をΔＶREF で表わ
せば、ＭＳＢを決定する際のＶDAC の理想値は、ＶREFL
＋（１／２）ΔＶREF であり、それより１つ下位桁のビ
ットを決定する際のＶDAC の理想値は、ＭＳＢ決定時の
比較回路部１２の比較結果に応じて異なり、ＶREFL＋
（３／４）ΔＶREF またはＶREFL＋（１／４）ΔＶREF
である。
【００２６】このＶDAC の理想値のＶREFLからの変化量
は、ＭＳＢからＬＳＢまでの各桁のビットを決定する時
に対応して、（１／２1 ）ΔＶREF 、（１／２2 ）ΔＶ
REF、…、（１／２n ）ΔＶREF となる。
は、ＭＳＢからＬＳＢまでの各桁のビットを決定する時
に対応して、（１／２1 ）ΔＶREF 、（１／２2 ）ΔＶ
REF、…、（１／２n ）ΔＶREF となる。
【００２７】ＶDAC の単位時間当りの電圧変化量が一定
であれば、ＭＳＢ決定時のＶDAC の安定時間をｔで表わ
すと、ＭＳＢからＬＳＢまでの各桁のビットを決定する
時のＶDAC の安定時間は、それぞれ対応して、ｔ、（１
／２1 ）ｔ、（１／２2 ）ｔ、…、（１／２n-1 ）ｔと
なる。
であれば、ＭＳＢ決定時のＶDAC の安定時間をｔで表わ
すと、ＭＳＢからＬＳＢまでの各桁のビットを決定する
時のＶDAC の安定時間は、それぞれ対応して、ｔ、（１
／２1 ）ｔ、（１／２2 ）ｔ、…、（１／２n-1 ）ｔと
なる。
【００２８】しかし、図１のＡＤ変換回路においては、
ＭＳＢからＬＳＢまでの各ビットの変換時に、それぞれ
対応するセット期間の長さが順次短くなるように、か
つ、それぞれ対応するＶDAC の安定時間に対応するよう
に、前記セット期間制御回路部１４により制御される。
ＭＳＢからＬＳＢまでの各ビットの変換時に、それぞれ
対応するセット期間の長さが順次短くなるように、か
つ、それぞれ対応するＶDAC の安定時間に対応するよう
に、前記セット期間制御回路部１４により制御される。
【００２９】図５は、図１中のＤＡ変換回路部１１の一
例を示している。このＤＡ変換回路部においては、ＤＡ
変換電圧ＶDAC の高レベル側電圧ＶREFHが印加される第
１ノードと低レベル側電圧ＶREFLが印加される第２ノー
ドとの間に、分圧用の複数の抵抗（８ビットのＡＤ変換
回路であれば２8 個の抵抗）が直列に接続されている。
この場合、第１ノードに接続されている抵抗の値は（３
／２）ｒ、第２ノードに接続されている抵抗の値は（１
／２）ｒ、その他の抵抗の値はｒである。
例を示している。このＤＡ変換回路部においては、ＤＡ
変換電圧ＶDAC の高レベル側電圧ＶREFHが印加される第
１ノードと低レベル側電圧ＶREFLが印加される第２ノー
ドとの間に、分圧用の複数の抵抗（８ビットのＡＤ変換
回路であれば２8 個の抵抗）が直列に接続されている。
この場合、第１ノードに接続されている抵抗の値は（３
／２）ｒ、第２ノードに接続されている抵抗の値は（１
／２）ｒ、その他の抵抗の値はｒである。
【００３０】そして、上記複数の抵抗の各分圧ノードに
対応して複数のスイッチ素子ＳＷ１〜ＳＷｎの各一端が
接続され、上記スイッチ素子ＳＷ１〜ＳＷｎの各他端が
ＤＡ変換電圧ＶDAC の出力ノードに共通に接続されてお
り、上記のスイッチ素子ＳＷ１〜ＳＷｎは、ＤＡ変換コ
ードに応じて択一的にオン状態に制御される。
対応して複数のスイッチ素子ＳＷ１〜ＳＷｎの各一端が
接続され、上記スイッチ素子ＳＷ１〜ＳＷｎの各他端が
ＤＡ変換電圧ＶDAC の出力ノードに共通に接続されてお
り、上記のスイッチ素子ＳＷ１〜ＳＷｎは、ＤＡ変換コ
ードに応じて択一的にオン状態に制御される。
【００３１】図６は、図１中の比較回路部１２の一例を
示している。この比較回路部においては、アナログ入力
電圧ＶAIN が入力する第１の入力ノード４１は、第１の
スイッチ素子ＳＷ４１を介して第１の容量素子Ｃ１の一
端に接続され、ＤＡ変換電圧ＶDAC が入力する第２の入
力ノード４２は、第２のスイッチ素子ＳＷ４２を介して
第２の容量素子Ｃ２の一端に接続されている。また、上
記第２の入力ノード４２は、第３のスイッチ素子ＳＷ４
３を介して前記第１の容量素子Ｃ１の一端に接続され、
第１の入力ノード４１は、第４のスイッチ素子ＳＷ４４
を介して前記第２の容量素子Ｃ２の一端に接続されてい
る。上記第１の容量素子Ｃ１の他端は、第１の比較回路
４３の非反転入力端に直接に接続されると共に、第５の
スイッチ素子ＳＷ４５を介して上記第１の比較回路４３
の反転出力端に接続されている。また、前記第２の容量
素子Ｃ２の他端は、上記第１の比較回路４３の反転入力
端に直接に接続されると共に、第６のスイッチ素子ＳＷ
４６を介して上記第１の比較回路４３の非反転出力端に
接続されている。そして、上記第１の比較回路４３の反
転出力端および非反転出力端は対応して第２の比較回路
４４の反転入力端および非反転入力端に接続されてお
り、この第２の比較回路４４の出力端の電圧が比較結果
として出力する。
示している。この比較回路部においては、アナログ入力
電圧ＶAIN が入力する第１の入力ノード４１は、第１の
スイッチ素子ＳＷ４１を介して第１の容量素子Ｃ１の一
端に接続され、ＤＡ変換電圧ＶDAC が入力する第２の入
力ノード４２は、第２のスイッチ素子ＳＷ４２を介して
第２の容量素子Ｃ２の一端に接続されている。また、上
記第２の入力ノード４２は、第３のスイッチ素子ＳＷ４
３を介して前記第１の容量素子Ｃ１の一端に接続され、
第１の入力ノード４１は、第４のスイッチ素子ＳＷ４４
を介して前記第２の容量素子Ｃ２の一端に接続されてい
る。上記第１の容量素子Ｃ１の他端は、第１の比較回路
４３の非反転入力端に直接に接続されると共に、第５の
スイッチ素子ＳＷ４５を介して上記第１の比較回路４３
の反転出力端に接続されている。また、前記第２の容量
素子Ｃ２の他端は、上記第１の比較回路４３の反転入力
端に直接に接続されると共に、第６のスイッチ素子ＳＷ
４６を介して上記第１の比較回路４３の非反転出力端に
接続されている。そして、上記第１の比較回路４３の反
転出力端および非反転出力端は対応して第２の比較回路
４４の反転入力端および非反転入力端に接続されてお
り、この第２の比較回路４４の出力端の電圧が比較結果
として出力する。
【００３２】上記第１のスイッチ素子ＳＷ４１および第
２のスイッチ素子ＳＷ４２は第１の制御信号ＳＶＡＩＮ
によりスイッチ制御され、上記第３のスイッチ素子ＳＷ
４３〜第６のスイッチ素子ＳＷ４６は第２の制御信号Ｓ
ＶＲＥＦによりスイッチ制御される。上記第１の制御信
号ＳＶＡＩＮおよび第２の制御信号ＳＶＲＥＦは、図２
あるいは図３に示すように、互いに異なる期間に活性化
するように前記セット期間制御回路部１４により制御さ
れる。
２のスイッチ素子ＳＷ４２は第１の制御信号ＳＶＡＩＮ
によりスイッチ制御され、上記第３のスイッチ素子ＳＷ
４３〜第６のスイッチ素子ＳＷ４６は第２の制御信号Ｓ
ＶＲＥＦによりスイッチ制御される。上記第１の制御信
号ＳＶＡＩＮおよび第２の制御信号ＳＶＲＥＦは、図２
あるいは図３に示すように、互いに異なる期間に活性化
するように前記セット期間制御回路部１４により制御さ
れる。
【００３３】次に、図６の比較回路部の動作の一例につ
いて図２あるいは図３を参照しながら説明する。セット
期間の最初に、ＤＡ変換コードが変化し、ＶDAC も変化
する。このセット期間には、第１の制御信号ＳＶＡＩＮ
は非活性レベルであり、第２の制御信号ＳＶＲＥＦが活
性レベルになる。これにより、第１のスイッチ素子ＳＷ
４１および第２のスイッチ素子ＳＷ４２はオフ状態であ
り、第３のスイッチ素子ＳＷ４３〜第６のスイッチ素子
ＳＷ４６はオン状態になる。これにより、第１の比較回
路４３の非反転入力端と反転出力端とが導通状態にな
り、第１の比較回路４３の反転入力端と非反転出力端と
が導通状態になるので、第１の比較回路４３は動作点電
圧ＶOPで安定している。また、ＶAIN が第２の容量素子
Ｃ２の一端に印加され、ＶDAC が第１の容量素子Ｃ１の
一端に印加される。これにより、第１の容量素子Ｃ１お
よび第２の容量素子Ｃ２がそれぞれ充電され、第１の容
量素子Ｃ１の両端間電圧は（ＶDAC −ＶOP）となり、第
２の容量素子Ｃ２の両端間電圧は（ＶAIN −ＶOP）とな
る。
いて図２あるいは図３を参照しながら説明する。セット
期間の最初に、ＤＡ変換コードが変化し、ＶDAC も変化
する。このセット期間には、第１の制御信号ＳＶＡＩＮ
は非活性レベルであり、第２の制御信号ＳＶＲＥＦが活
性レベルになる。これにより、第１のスイッチ素子ＳＷ
４１および第２のスイッチ素子ＳＷ４２はオフ状態であ
り、第３のスイッチ素子ＳＷ４３〜第６のスイッチ素子
ＳＷ４６はオン状態になる。これにより、第１の比較回
路４３の非反転入力端と反転出力端とが導通状態にな
り、第１の比較回路４３の反転入力端と非反転出力端と
が導通状態になるので、第１の比較回路４３は動作点電
圧ＶOPで安定している。また、ＶAIN が第２の容量素子
Ｃ２の一端に印加され、ＶDAC が第１の容量素子Ｃ１の
一端に印加される。これにより、第１の容量素子Ｃ１お
よび第２の容量素子Ｃ２がそれぞれ充電され、第１の容
量素子Ｃ１の両端間電圧は（ＶDAC −ＶOP）となり、第
２の容量素子Ｃ２の両端間電圧は（ＶAIN −ＶOP）とな
る。
【００３４】この場合、ＭＳＢからＬＳＢまでの各ビッ
トの変換時に、それぞれ対応するセット期間の長さが順
次短くなるように、かつ、それぞれ対応するＶDAC の安
定時間に対応するように、前記セット期間制御回路部１
４により制御される。
トの変換時に、それぞれ対応するセット期間の長さが順
次短くなるように、かつ、それぞれ対応するＶDAC の安
定時間に対応するように、前記セット期間制御回路部１
４により制御される。
【００３５】次に、比較期間には、第２の制御信号ＳＶ
ＲＥＦは非活性レベルであり、第１の制御信号ＳＶＡＩ
Ｎが活性レベルになる。これにより、第１のスイッチ素
子ＳＷ４１および第２のスイッチ素子ＳＷ４２はオン状
態になり、第３のスイッチ素子ＳＷ４３〜第６のスイッ
チ素子ＳＷ４６はオフ状態である。これにより、ＶAIN
が第１の容量素子Ｃ１の一端に印加され、ＶDAC が第２
の容量素子Ｃ２の一端に印加され、ＶAIN とＶDAC との
電圧が第１の比較回路４３により比較され、第２の比較
回路４４から比較結果が出力する。この場合、ＭＳＢか
らＬＳＢまでの各ビットの変換時における比較期間はそ
れぞれ同じである。
ＲＥＦは非活性レベルであり、第１の制御信号ＳＶＡＩ
Ｎが活性レベルになる。これにより、第１のスイッチ素
子ＳＷ４１および第２のスイッチ素子ＳＷ４２はオン状
態になり、第３のスイッチ素子ＳＷ４３〜第６のスイッ
チ素子ＳＷ４６はオフ状態である。これにより、ＶAIN
が第１の容量素子Ｃ１の一端に印加され、ＶDAC が第２
の容量素子Ｃ２の一端に印加され、ＶAIN とＶDAC との
電圧が第１の比較回路４３により比較され、第２の比較
回路４４から比較結果が出力する。この場合、ＭＳＢか
らＬＳＢまでの各ビットの変換時における比較期間はそ
れぞれ同じである。
【００３６】上記実施例のＡＤ変換回路によれば、ＤＡ
変換電圧ＶDAC の実際の値と理想値との誤差レベルが
（１／２）ＬＳＢ以内に入るまでの安定時間に合わせ
て、ＤＡ変換コードのＭＳＢからＬＳＢまでの各ビット
のセット期間の長さを設定する。これにより、ＤＡ変換
コードの下位ビットでのセット期間の無駄が減り、上位
ビット側でのＶDAC の誤差が少なくなり、ＡＤ変換動作
の一層の高速化と高精度化を共に達成することが可能に
なる。
変換電圧ＶDAC の実際の値と理想値との誤差レベルが
（１／２）ＬＳＢ以内に入るまでの安定時間に合わせ
て、ＤＡ変換コードのＭＳＢからＬＳＢまでの各ビット
のセット期間の長さを設定する。これにより、ＤＡ変換
コードの下位ビットでのセット期間の無駄が減り、上位
ビット側でのＶDAC の誤差が少なくなり、ＡＤ変換動作
の一層の高速化と高精度化を共に達成することが可能に
なる。
【００３７】この場合、ＤＡ変換制御回路部１１や比較
回路部１２を従来例のものから変更する必要はなく、セ
ット期間制御回路部１４は簡単な論理回路により構成す
ることが可能であるので、このセット期間制御回路部１
４の付加によるチップコストの上昇は殆んど生じない。
回路部１２を従来例のものから変更する必要はなく、セ
ット期間制御回路部１４は簡単な論理回路により構成す
ることが可能であるので、このセット期間制御回路部１
４の付加によるチップコストの上昇は殆んど生じない。
【００３８】上記したようなＡＤ変換動作の一層の高速
化が可能になる効果は、ＡＤ変換のビット数が多くなる
ほどＤＡ変換コードの下位ビット側におけるＶDAC の安
定時間と上位ビット側におけるＶDAC の安定時間との差
が大きくなるので顕著になり、また、ＡＤ変換期間内で
セット期間が占める割合が大きいほど顕著になる。
化が可能になる効果は、ＡＤ変換のビット数が多くなる
ほどＤＡ変換コードの下位ビット側におけるＶDAC の安
定時間と上位ビット側におけるＶDAC の安定時間との差
が大きくなるので顕著になり、また、ＡＤ変換期間内で
セット期間が占める割合が大きいほど顕著になる。
【００３９】これを具体的に説明するために、例えば８
ビットのＡＤ変換回路において、従来例のように例えば
ＭＳＢのＶDAC の安定時間と各ビットのセット期間を同
じにした時と、上記実施例のように各ビットのＶDAC の
安定時間と各ビットのセット期間の長さを同じに設定し
た時との変換速度を比較する。
ビットのＡＤ変換回路において、従来例のように例えば
ＭＳＢのＶDAC の安定時間と各ビットのセット期間を同
じにした時と、上記実施例のように各ビットのＶDAC の
安定時間と各ビットのセット期間の長さを同じに設定し
た時との変換速度を比較する。
【００４０】ここで、ＭＳＢのＶDAC の安定時間をｔ、
比較期間をＴで表すと、従来例では８ビットのＡＤ変換
に要する時間Ｔａは、Ｔａ＝８ｔ＋８Ｔとなる。これに
対して、上記実施例では８ビットのＡＤ変換に要する時
間Ｔｂは、 Ｔｂ＝ｔ＋ｔ／２1 ＋ｔ／２2 ＋ … ＋ｔ／２7 ＋８Ｔ ＝（２５５／１２８）ｔ＋８Ｔ となり、ほぼ２ｔ＋８Ｔとなる。従って、上記実施例で
は従来例よりも６ｔだけ短縮される。この場合、セット
期間ｔと比較期間Ｔの割合が１対１であるとすると、Ａ
Ｄ変換時間を４０％も短縮することが可能になる。
比較期間をＴで表すと、従来例では８ビットのＡＤ変換
に要する時間Ｔａは、Ｔａ＝８ｔ＋８Ｔとなる。これに
対して、上記実施例では８ビットのＡＤ変換に要する時
間Ｔｂは、 Ｔｂ＝ｔ＋ｔ／２1 ＋ｔ／２2 ＋ … ＋ｔ／２7 ＋８Ｔ ＝（２５５／１２８）ｔ＋８Ｔ となり、ほぼ２ｔ＋８Ｔとなる。従って、上記実施例で
は従来例よりも６ｔだけ短縮される。この場合、セット
期間ｔと比較期間Ｔの割合が１対１であるとすると、Ａ
Ｄ変換時間を４０％も短縮することが可能になる。
【００４１】図７（ａ）、（ｂ）は、上記実施例におけ
るＡＤ変換動作の高精度化が可能になる効果を具体的に
説明するために、（ａ）上記実施例のように各ビットの
ＶDAC の安定時間と各ビットのセット期間の長さを同じ
に設定するために、セット期間の長さを制御するための
パルス信号ＳＶＲＥＦのパルス幅を規定するクロック入
力数を、ＭＳＢの変換時に例えば５個、それより１桁下
位のビットの変換時に３個、それより１桁下位のビット
の変換時に２個、それより下位の各ビットの変換時に１
個に設定した場合のＡＤ変換出力に対する誤差を測定し
たデータと、（ｂ）従来例のように例えばＭＳＢのＶDA
C の安定時間と各ビットのセット期間を同じにするため
に、セット期間の長さを制御するためのパルス信号のパ
ルス幅を規定するクロック入力数を、ＭＳＢからＬＳＢ
の変換時にそれぞれ１個に設定した場合のＡＤ変換出力
に対する誤差を測定したデータとを対比して示したもの
である。このデータから分かるように、上記実施例によ
れば従来例と比べて、ＡＤ変換精度が明らかに向上して
いる。なお、上記実施例のＡＤ変換回路がマイコンなど
と同一チップ上に形成されている場合にも、上記実施例
の効果が得られることは言うまでもない。
るＡＤ変換動作の高精度化が可能になる効果を具体的に
説明するために、（ａ）上記実施例のように各ビットの
ＶDAC の安定時間と各ビットのセット期間の長さを同じ
に設定するために、セット期間の長さを制御するための
パルス信号ＳＶＲＥＦのパルス幅を規定するクロック入
力数を、ＭＳＢの変換時に例えば５個、それより１桁下
位のビットの変換時に３個、それより１桁下位のビット
の変換時に２個、それより下位の各ビットの変換時に１
個に設定した場合のＡＤ変換出力に対する誤差を測定し
たデータと、（ｂ）従来例のように例えばＭＳＢのＶDA
C の安定時間と各ビットのセット期間を同じにするため
に、セット期間の長さを制御するためのパルス信号のパ
ルス幅を規定するクロック入力数を、ＭＳＢからＬＳＢ
の変換時にそれぞれ１個に設定した場合のＡＤ変換出力
に対する誤差を測定したデータとを対比して示したもの
である。このデータから分かるように、上記実施例によ
れば従来例と比べて、ＡＤ変換精度が明らかに向上して
いる。なお、上記実施例のＡＤ変換回路がマイコンなど
と同一チップ上に形成されている場合にも、上記実施例
の効果が得られることは言うまでもない。
【００４２】
【発明の効果】上述したように本発明の逐次変換型のＡ
Ｄ変換回路によれば、ＡＤ変換動作の一層の高速化と高
精度化を共に達成することができる。
Ｄ変換回路によれば、ＡＤ変換動作の一層の高速化と高
精度化を共に達成することができる。
【図１】本発明の逐次変換型ＡＤ変換回路の第１実施例
を概略的に示すブロック図。
を概略的に示すブロック図。
【図２】図１中のセット期間制御回路部の動作の一例を
示すタイミング波形図。
示すタイミング波形図。
【図３】図１中のセット期間制御回路部の動作の他の例
を示すタイミング波形図。
を示すタイミング波形図。
【図４】図１のＡＤ変換回路の動作の一例を示す波形
図。
図。
【図５】図１中のＤＡ変換回路部の一例を示す回路図。
【図６】図１中の比較回路部の一例を示す回路図。
【図７】図１のＡＤ変換回路におけるＡＤ変換動作の高
精度化が可能になる効果を具体的に説明するためにＡＤ
変換出力に対する誤差を測定したデータを従来例と対比
して示す図。
精度化が可能になる効果を具体的に説明するためにＡＤ
変換出力に対する誤差を測定したデータを従来例と対比
して示す図。
【図８】従来の逐次変換型ＡＤ変換回路のブロック構成
を概略的に示す図。
を概略的に示す図。
【図９】図８のＡＤ変換回路の動作の一例を示す波形図
である。
である。
【図１０】図８のＡＤ変換回路の動作の他の例を示す波
形図である。
形図である。
１１…ＤＡ変換回路部、１２…比較回路部、１３…ＡＤ
変換制御回路部、１４…セット期間制御回路部。
変換制御回路部、１４…セット期間制御回路部。
Claims (5)
- 【請求項１】 ＤＡ変換コードをＤＡ変換してＤＡ変換
電圧を出力するＤＡ変換回路部と、上記ＤＡ変換出力電
圧とアナログ入力電圧とのレベルを比較する電圧比較回
路部と、上記電圧比較回路部の比較結果に応じて前記Ｄ
Ａ変換コードの所定の１ビット分のデータを決定する動
作を上記ＤＡ変換コードの最上位ビットから最下位ビッ
トまでの各ビットに対して順次繰り返し、上記ＤＡ変換
コードを前記ＤＡ変換回路部に出力すると共に最終的に
決定されたＤＡ変換コードをＡＤ変換データとして保持
するＡＤ変換制御回路部と、上記ＡＤ変換制御回路部が
ＤＡ変換コードを出力してから前記ＤＡ変換回路部がＤ
Ａ変換電圧を前記電圧比較回路部に出力するまでのセッ
ト期間として、前記ＤＡ変換コードの最上位ビット変換
時のセット期間の長さよりも最下位ビット変換時のセッ
ト期間の長さが短くなるように制御するセット期間制御
回路部とを具備することを特徴とするアナログデジタル
変換回路。 - 【請求項２】 請求項１記載のアナログデジタル変換回
路において、前記セット期間制御回路部は、前記ＤＡ変
換コードの最上位ビットから最下位ビットまでの各ビッ
トの変換時にそれぞれ対応するセット期間の長さが順次
短くなるように制御することを特徴とするアナログデジ
タル変換回路。 - 【請求項３】 請求項１記載のアナログデジタル変換回
路において、前記セット期間制御回路部は、前記セット
期間の長さをクロック入力数により決定し、前記ＤＡ変
換コードの最上位ビット変換時のセット期間の長さを決
定するクロック入力数よりも最下位ビット変換時のセッ
ト期間の長さを決定するクロック入力数が少なくなるよ
うに制御することを特徴とするアナログデジタル変換回
路。 - 【請求項４】 請求項２記載のアナログデジタル変換回
路において、前記セット期間制御回路部は、前記セット
期間の長さをクロック入力数により決定し、前記ＤＡ変
換コードの最上位ビット変換時のセット期間の長さを決
定するクロック入力数よりも最下位ビット変換時のセッ
ト期間の長さを決定するクロック入力数が順次少なくな
るように制御することを特徴とするアナログデジタル変
換回路。 - 【請求項５】 請求項４記載のアナログデジタル変換回
路において、前記セット期間制御回路部は、前記ＤＡ変
換コードの最上位ビットから最下位ビットまでの各ビッ
トの変換時に、それぞれ対応するセット期間の長さを、
それぞれ対応するＤＡ変換電圧の実際の値と理想値との
誤差の電圧レベルが前記最下位ビットに対応する電圧振
幅の１／２以内に入るまでの安定時間に対応するように
制御することを特徴とするアナログデジタル変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25212994A JPH08116258A (ja) | 1994-10-18 | 1994-10-18 | アナログデジタル変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25212994A JPH08116258A (ja) | 1994-10-18 | 1994-10-18 | アナログデジタル変換回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08116258A true JPH08116258A (ja) | 1996-05-07 |
Family
ID=17232885
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25212994A Pending JPH08116258A (ja) | 1994-10-18 | 1994-10-18 | アナログデジタル変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08116258A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011061597A (ja) * | 2009-09-11 | 2011-03-24 | Fujitsu Ltd | 逐次比較型ａｄ変換器及び逐次比較型ａｄ変換器の動作クロック調整方法 |
| JP2011199443A (ja) * | 2010-03-18 | 2011-10-06 | Fujitsu Semiconductor Ltd | 逐次比較型ａ／ｄコンバータ、および逐次比較型ａ／ｄコンバータの比較時間検出方法 |
| JP2012039475A (ja) * | 2010-08-09 | 2012-02-23 | Fujitsu Ltd | 逐次比較型ａｄ変換器及び逐次比較型ａｄ変換器の動作クロック調整方法 |
| JP5277248B2 (ja) * | 2008-07-21 | 2013-08-28 | 株式会社アドバンテスト | Ａｄ変換装置 |
| WO2022102035A1 (ja) * | 2020-11-12 | 2022-05-19 | サンケン電気株式会社 | アナログデジタル変換回路 |
-
1994
- 1994-10-18 JP JP25212994A patent/JPH08116258A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5277248B2 (ja) * | 2008-07-21 | 2013-08-28 | 株式会社アドバンテスト | Ａｄ変換装置 |
| JP2011061597A (ja) * | 2009-09-11 | 2011-03-24 | Fujitsu Ltd | 逐次比較型ａｄ変換器及び逐次比較型ａｄ変換器の動作クロック調整方法 |
| JP2011199443A (ja) * | 2010-03-18 | 2011-10-06 | Fujitsu Semiconductor Ltd | 逐次比較型ａ／ｄコンバータ、および逐次比較型ａ／ｄコンバータの比較時間検出方法 |
| JP2012039475A (ja) * | 2010-08-09 | 2012-02-23 | Fujitsu Ltd | 逐次比較型ａｄ変換器及び逐次比較型ａｄ変換器の動作クロック調整方法 |
| WO2022102035A1 (ja) * | 2020-11-12 | 2022-05-19 | サンケン電気株式会社 | アナログデジタル変換回路 |
| US11757460B2 (en) | 2020-11-12 | 2023-09-12 | Sanken Electric Co., Ltd. | Analog-to-digital converter |
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