JP2000078012A - Ａ／ｄコンバ―タ - Google Patents

Ａ／ｄコンバ―タ

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JP2000078012A
JP2000078012A JP11220372A JP22037299A JP2000078012A JP 2000078012 A JP2000078012 A JP 2000078012A JP 11220372 A JP11220372 A JP 11220372A JP 22037299 A JP22037299 A JP 22037299A JP 2000078012 A JP2000078012 A JP 2000078012A
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    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/12—Analogue/digital converters
    • H03M1/50—Analogue/digital converters with intermediate conversion to time interval
    • H03M1/56—Input signal compared with linear ramp

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  • Theoretical Computer Science (AREA)
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Abstract

(57)【要約】 【課題】 高周波クロックを用いることなく集積回路上
で実現できる３ＭＨｚから１２ＭＨｚの変換速度を達成
するためにナノ秒以下のタイムデジタイザーを用いた単
一傾斜のＡ／Ｄコンバータを提供すること。 【解決手段】 アナログ入力電圧に応答してこの入力電
圧に対しその長さが関連するタイムインタバールを生成
する電圧／時間コンバータと、所定の時間遅延に関連す
る前記タイムインターバルをカウントするタイムデジタ
イザー回路とからなり、アナログ入力電圧に対応するデ
ジタル出力信号を生成するＡ／Ｄコンバータ。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、アナログからデジ
タルへの（Ａ／Ｄ）コンバータに関し、特に高速Ａ／Ｄ
コンバータに関する。
【０００２】
【従来の技術】アナログからデジタルへのコンバータ
（Ａ／Ｄコンバータ、即ちＡＤＣ）の一つの種類は、単
一の傾斜コンバータである。このコンバータは、入力信
号（電圧，電流，電荷等）を、この入力信号の値に比例
する持続時間を有するタイムインターバルに変換する。
このタイムインターバルは、クロック周期を積分するデ
ジタルカウンタにより測定される。
【０００３】このカウンタの出力がデジタル化された入
力値を表す。Ａ／Ｄコンバータの出力は、コンバータ内
のビット数をいかに速くカウンタにより解像する程度で
制限されている。例えば、１０ビットの１０ＭＨｚコン
バータに対しては、１０ＧＨｚのカウンタが必要であ
る。このような高速のカウンタは、モデム、コーデッ
ク、シングルチップカメラ等の集積回路上に内蔵タイプ
のアプリケーションでは容易には実現できない。
【０００４】しかし、このようなアプリケーションで
は、内蔵タイプの高速のＡ／Ｄコンバータは極めて必要
である。単一傾斜のＡ／Ｄコンバータは、内蔵タイプの
アプリケーションにとっては、特に魅力的であるが、そ
の理由はこのようなコンバータは、非常に小さなシリコ
ン領域を占有するに過ぎないからである。従来のシステ
ムは、カウンタのスピードを改善する（上げる）ことに
より性能を改善することに向けられているが、これでは
不十分である。
【０００５】タイムデジタイザーは、伝播遅延またはゲ
ート遅延またはその一部を積分するタイムインタバール
を測定する回路である。ＰＬＬベースのタイムデジタイ
ザーは、デジタルＩＣテスト用および素粒子物理学の実
験用に高速装置内で従来使用されているが、比較的遅い
Ａ／Ｄコンバータには使用されていなかった。
【０００６】
【発明が解決しようとする課題】したがって本発明の目
的は、タイムデジタイザーを利用した高速Ａ／Ｄコンバ
ータを提供することである。
【０００７】
【課題を解決するための手段】本発明者等は、このタイ
ムデジタイザー（time digitizers）で単一傾斜のＡ／
Ｄコンバータ内のある限られたカウンタを置換できるこ
とを見いだした。Ａ／Ｄコンバータは、電圧からタイム
インターバルへの変換機能をＰＬＬベースのタイムデジ
タイザーと結合させる。その結果１０ＭＨｚ以上で動作
可能な高速の単一傾斜Ａ／Ｄコンバータが可能となる。
このコンバータの消費電力と回路占有面積は極めて小さ
いので、特に内蔵タイプのアプリケーションに適したも
のとなる。
【０００８】さらにまたコンバータは、付加回路を最小
にしながら、変換速度と解像度とがトレードオフとなる
ようにプログラム可能に設計できる。例えば、１０ビッ
トの解像度で１０ＭＨｚの変換速度を有するコンバータ
は、８ビットの解像度で４０ＭＨｚの変換速度を有する
コンバータに、６ビットの解像度で１６０ＭＨｚの変換
速度を有するコンバータに、１２ビットの解像度で２．
５ＭＨｚの変換速度を有するコンバータに、１６ビット
の解像度で６２５ｋＨｚの解像度を有するコンバータに
電気的にプログラム可能である。
【０００９】より多くの素子を使用することによる製造
およびコストの点とタイムデジタイザーをＡ／Ｄコンバ
ータに組み込むことの複雑さよりも、タイムデジタイザ
ーを使用するこのようなＡ／Ｄコンバータの速度，解像
度を適切に選択できるプログラム可能性の方が遥かに優
っている。従来技術はある限られた性能特性を有する速
度の遅いカウンタの速度を単に上げることに依存してお
り、そしてＡ／Ｄ変換の分野は、高速実現の分野とは違
ったものと見なされていた。したがって、従来技術の制
約の観点からすると、高速実現からのこのようなタイム
デジタイザーをＡ／Ｄコンバータに組み込む利点は、Ａ
／Ｄコンバータの性能を改善する様々なかつ大きなメリ
ットを有する。
【００１０】
【発明の実施の形態】図１には、電力消費が少なくかつ
優れた解像度を有し小型のアナログからデジタルへの
（Ａ／Ｄ）コンバータ１０を示す。このＡ／Ｄコンバー
タ１０は、０．２５μｍのＣＭＯＳ技術を用いて、１０
ＭＨｚのサンプリングレートで１０ビットを解像度を与
える。Ａ／Ｄコンバータ１０の占有面積は、０．５ｍｍ
2より下でかつ消費電力は３０ｍＷより下である。
【００１１】図１においては、タイムデジタイザー１２
が用いられ、このタイムデジタイザー１２は、１０ビッ
トの１０ＭＨｚＡ／Ｄコンバータおよび１２ビットの
２．５ＭＨｚＡ／Ｄコンバータ，１４ビットの６２５ｋ
ＨｚＡ／Ｄコンバータに使用されるプログラム可能なＡ
／Ｄコンバータ１０に用いられる。解像度は、サンプリ
ングレートを上げると減る、同一のコンバータで、例え
ば８ビットの４０ＭＨｚＡ／Ｄコンバータまたは、６ビ
ットの１６０ＭＨｚＡ／Ｄコンバータが実現できる。Ａ
／Ｄコンバータ１０の消費電力が低いこと，小型である
ことおよびプログラム可能なことは、集積回路上でＡ／
Ｄコンバータ１０を実現する魅力的な特徴および利点で
ある。
【００１２】図１のＡ／Ｄコンバータ１０は、ナノ秒以
下のタイムデジタイザー１２を有し、このタイムデジタ
イザー１２は、電圧から時間へのコンバータ１４から単
一傾斜入力をフリップフロップバンク１８〜２２からな
るフリップフロップバンク群１６を介して受領する。電
圧から時間へのコンバータ１４は、コンパレータ２６〜
３０のコンパレータ群２４を有し、これはランプ生成機
３２からのランプ電圧が増加して、それが入力基準電圧
を越えることに応答して、それぞれのフリップフロップ
バンク１８〜２２にクロックパルスを生成する。
【００１３】第１コンパレータ２６は、第１基準電圧Ｖ
ref(-)とランプ電圧とを比較して第１フリップフロップ
バンク１８をクロック動作させる。第３コンパレータ３
０は、第２基準電圧Ｖref(+)をランプ電圧と比較して第
３フリップフロップバンク２２をクロック動作させる。
第２コンパレータ２８は、サンプル／ホールド３４から
受領した入力電圧ＶINのサンプルをランプ電圧と比較し
て第２フリップフロップバンク２０をクロック動作させ
る。
【００１４】タイムデジタイザー１２とサンプル／ホー
ルド３４は、サンプル周波数ｆｓを有するコンバータサ
ンプリング信号によりクロック動作しており、その結果
タイムデジタイザー１２の出力（その中のリング発振器
の状態）は、フリップフロップバンク１８〜２２内に入
力され、リング発振器の状態に対応するワード即ちビッ
トの組はラッチされる、即ち発振器の状態のスナップシ
ョットは、入力電圧Ｖ INをデジタル化するために取り出
される。減算／復号化／校正回路(subtraction, decodi
ng, and calibration circuit)３６は、デジタル化され
た入力電圧ＶINを受領し、このＶINに対応する最終デジ
タル出力を生成する。さらに減算／復号化／校正回路３
６は、傾斜制御信号を生成し、それがランプ生成機３２
に入力され、Ａ／Ｄ変換動作の間ランプ電圧の傾斜を校
正し調整する。
【００１５】タイムデジタイザー１２は状態機械であ
り、ＴＬＳＢ 秒毎にその状態を替える。図２に示した
実施例においては、タイムデジタイザー１２はＮ段リン
グ発振機３８と、粗(coarse)カウンタ４０と、位相検出
器４２により実現される位相ロックループと、チャージ
ポンプ４４と、ループフィルタ４６とを有する。Ｎ段リ
ング発振機３８の各状態に対するリング発振器ステート
４８は、図１のフリップフロップバンク群１６に読み出
される。
【００１６】粗カウンタ４０はリング発振器ステート４
８の最上位ビットＭＳＢから粗カウンタステート（鋸歯
波形）５０を生成し、この粗カウンタステート５０はリ
ング発振器ステート４８と共に読み出されて、減算／復
号化／校正回路３６の復号化素子により復号化される。
サンプル／ホールド３４はわり算比（分母）Ｍにより最
上位ビットＭＳＢをわり算するわり算機を有し、そのわ
り算された値は、位相検出器４２へのサンプル周波数ク
ロックｆｓを有する入力である。
【００１７】その後、素子４２〜４６を具備する位相ロ
ックループは、遅延制御信号を生成し、それがリング発
振機３８に入力され、その結果タイムデジタイザー１２
のフィードバックは、ＴLSB を下に示す調整された値に
設定する。 ＴLSB ＝１／（ｆs×２Ｎ×Ｍ） ここで、Ｎはリング発振機段の数である。
【００１８】タイムデジタイザー１２の解像度は、さら
に速いリング発振機３８を用いることにより改善される
が、このことはリング発振機出力エッヂ間に挿入された
リング発振機内の伝播遅延あるいはゲート遅延をより短
くすることを意味している。これに関しては、T.A. Kno
tts et al.著の "A 500MHz Time Digitizer IC with15.
62ps Resolution", IEEE INTERNATIONAL SOLID-STATE C
IRCUITS CONFERENCE(1994), pp. 58-59 を参照のこと。
【００１９】図１のフリップフロップバンク１８〜２２
は、リング発振器ステート４８と粗カウンタステート５
０とを含むタイムデジタイザー１２の状態のスナップシ
ョットをそのストローブ入力の立ち上がりエッジでと
る。フリップフロップバンク１８〜２２は、図３に示す
時間Ｔ１ ，Ｔ２ ，Ｔ３ を測定しデジタル化するが、
その間ランプ電圧は、サンプリング時間ｎ−１，ｎ，ｎ
＋１でサンプルされた入力電圧を含む入力電圧ＶINをサ
ンプリングするための周期１／ｆsを有する鋸歯波形５
０に示されるように周期的に増加する。
【００２０】Ｔ１ とＴ３ の間でＴ２ が発生するが、
その値はサンプリングされた入力電圧の値に直接比例す
る。Ｔ３−Ｔ１が一定および／またはよく規定されてい
る場合には、デジタル出力は、次式を用いて容易に計算
できる。 デジタル出力＝（Ｔ２−Ｔ１／Ｔ３−Ｔ１）２K ここでＫは、デジタル出力の出力ビット数である。
【００２１】Ｔ３−Ｔ１の値を用いて鋸歯波形５０の傾
斜を調整し、その結果Ａ／Ｄコンバータ１０の入力電圧
範囲は、製造プロセスシフトの供給，電源電圧の変動，
温度変化があっても一定かつよく規定されている。鋸歯
波形５０の調整は、バックグラウンドで行われ、校正を
行っている間Ａ／Ｄコンバータ１０を止める必要がな
い、これは本発明のＡ／Ｄコンバータ１０の重要な特徴
である。
【００２２】図４に示す他の実施例においては、サブレ
ンジング（sub-ranging：レンジ下げ） は、Ａ／Ｄコン
バータ５２により行われ、Ａ／Ｄコンバータ５２のサン
プリングレートを増加させる。このようなサブレンジン
グは、例えば図５に示した大きさの等しい２つのランプ
波形の２つのサブレンジを用いて行うことができる。図
３に示した実施例においては、電圧範囲の半分をそれぞ
れがカバーする２個のランプ波形が存在するために、図
４のＡ／Ｄコンバータ５２は、余分の素子を付加するこ
とにより図１のＡ／Ｄコンバータ１０の速度の２倍で設
計することができる。
【００２３】あるいはサンプリングレートは、図１のＡ
／Ｄコンバータ１０と同一となるが、解像度は２倍とな
る。図４を参照すると、２つのコンパレータの組５４，
５６と、２つのフリップフロップバンクの組５８，６０
は、図２と同様に共通のタイムデジタイザー１２と共に
使用され、図５に示すような様々なランプ横断(rampcro
ssing)時間をデジタル化できる。コンパレータの組５４
は、入力電圧Ｖref(+ ) ，ＶIN ，Ｖref-intを受領し、
コンパレータの組５６は入力電圧Ｖref-int ，ＶIN ，
Ｖref(-) を受領する、ここでＶref-intは中間基準電圧
である。
【００２４】コンパレータの組５４，５６は、それぞれ
ランプ生成機６２，６４からランプ信号ランプ１，２を
受領する。入力サンプルがＶref-int 以下の場合には、
下側のコンパレータの組５６内の３個のコンパレータの
全てがトリガされるが、入力サンプルがＶref-int より
大きい場合には上側のコンパレータの組５４の３個のコ
ンパレータの全てがトリガされる。最終復号化装置７０
は、どのコンパレータがトリガされたかによって入力サ
ンプルがどのサブレンジに入るかを決定する。
【００２５】タイムデジタイザー１２の出力のスナップ
ショットは分割され、その結果上側部分はフリップフロ
ップバンク群５８によりラッチされ、下側部分は、フリ
ップフロップバンク群６０によりラッチされる。フリッ
プフロップバンク群５８，６０の出力は、それぞれ減算
／復号化／校正回路６６、６８に与えられ、これらがそ
れぞれ傾斜制御信号をランプ生成機６２，６４に与え
る。
【００２６】減算／復号化／校正回路６６、６８は、デ
ジタル出力のそれぞれの部分を最終復号化装置７０に出
力し、そこで組み合わされて最終デジタル出力ワードを
生成する。サブレンジの数を増加すると、付属の回路領
域および複雑さが増加するが、Ａ／Ｄコンバータ５２の
速度または解像度のいずれかを改善することができる。
２つのサブレンジの使用は、従来公知の完全差分回路の
使用で容易に実現できる。
【００２７】図５に示すように、ランプ波形７２，７４
はそれぞれランプ信号ランプ１，２に対応する。コンパ
レータのそれぞれの組５４，５６は、ランプ波形７２，
７４を受領し、図３に示したような方法でコンパレータ
群５４，５６内のコンパレータのそれぞれのトリガに応
じて時間Ｔ１ ，Ｔ２ ，Ｔ３ ，Ｔ４ ，Ｔ５ ，Ｔ６ま
でを測定する。ランプ傾斜が調整され、その結果Ｔ３−
Ｔ１とＴ６−Ｔ４は、製造プロセス，温度，電源電圧の
変動に対し一定数のカウントとなる。第１のサブレンジ
の電圧においては、測定すべき値Ｔ２ は存在しないが
第２のサブレンジの電圧においては、測定すべき値Ｔ５
は存在しない。
【００２８】本発明のＡ／Ｄコンバータと本発明の方法
は、位相ロックループ（ＰＬＬ）ベースのタイムデジタ
イザーと共に、電圧から時間への変換回路を用いる。コ
ンパレートとランプ生成機は、サンプリングされた入力
電圧をこのサンプリングされた入力電圧に比例するタイ
ムインタバールに変換する波形を生成する。このＰＬＬ
ベースのタイムデジタイザーは、積分時間測定回路を介
して伝播遅延とその一部を用いる。かくして本発明のＡ
／Ｄコンバータは、特に低速（１ＭＨｚ以下）のＡ／Ｄ
コンバータの領域におけるランプ生成機の設計、および
高周波テスト装置の領域におけるＰＬＬベースのタイム
デジタイザーの設計のような電子回路設計の様々な異な
る領域からの特徴を組み合わせたものである。
【００２９】
【発明の効果】本発明は、ランプ傾斜調整技術を開示
し、測定されフィードバックにより修正されたランプ傾
斜を形成するために校正モード内に配置されるコンバー
タの中断を回避する。かくして本発明のＡ／Ｄコンバー
タは、多くのアプリケーション（通信システム）におけ
る不都合、特にＡ／Ｄ変換ができるだけ高速で連続的に
行われるときの不都合を回避する。さらにまた複数のラ
ンプ傾斜のサブレンジングは、ＰＬＬベースのタイムデ
ジタイザーと共に使用できる。
【図面の簡単な説明】
【図１】本発明のＡ／Ｄコンバータの一実施例を表すブ
ロック図
【図２】タイムデジタイザーの詳細図
【図３】図１のＡ／Ｄコンバータへの入力電圧を表すグ
ラフ
【図４】二重サブレンジの実行を行う本発明のＡ／Ｄコ
ンバータの他の実施例を表すブロック図
【図５】図４の二重サブレンジ実行装置への入力パルス
を表す図
【符号の説明】
１０ Ａ／Ｄコンバータ １２ タイムデジタイザー １４ 電圧から時間へのコンバータ １６ フリップフロップバンク群 １８ 第１フリップフロップバンク ２０ 第２フリップフロップバンク ２２ 第３フリップフロップバンク ２４ コンパレータ群 ２６ 第１コンパレータ ２８ 第２コンパレータ ３０ 第３コンパレータ ３２，６２ ランプ生成機 ３４ サンプル／ホールド回路 ３６，６６，６８ 減算／復号化／校正回路 ３８ Ｎ段リング発振機 ４０ 粗カウンタ ４２ 位相検出器 ４４ チャージポンプ ４６ ループフィルタ ４８ リング発振器ステート ５０ 粗カウンタステート（鋸歯波形） ５２ Ａ／Ｄコンバータ ５４，５６ コンパレータ群 ５８，６０ フリップフロップバンク群 ７０ 最終復号化装置 ７２，７４ ランプ波形
───────────────────────────────────────────────────── フロントページの続き (71)出願人 596077259 600 Ｍｏｕｎｔａｉｎ Ａｖｅｎｕｅ, Ｍｕｒｒａｙ Ｈｉｌｌ， Ｎｅｗ Ｊｅ ｒｓｅｙ 07974−0636Ｕ．Ｓ．Ａ. (72)発明者 スーザン エム．ダシー アメリカ合衆国，34652 フロリダ，ニュ ーポート リッキー，ジャスパー ドライ ブ 4736，ナンバー０−105 (72)発明者 マーク ジェー．ロイナズ アメリカ合衆国，07080 ニュージャージ ー，ウェストフィールド，カンタベリー ロード 281

Claims (22)

    【特許請求の範囲】
  1. 【請求項１】 アナログ入力電圧に応答して、この入力
    電圧にその長さが関連するタイムインタバールを生成す
    る電圧／時間コンバータ（１４）と、 所定の時間遅延に関連する前記タイムインターバルをカ
    ウントするタイムデジタイザー回路（１２）とからな
    り、 アナログ入力電圧に対応するデジタル出力信号を生成す
    ることを特徴とするＡ／Ｄコンバータ。
  2. 【請求項２】 前記タイムデジタイザー回路（１２）
    は、調整可能なわり算機を用いてタイムインターバルを
    カウントし、 前記タイムデジタイザー回路の分割比（Ｍ）は、再プロ
    グラム可能であることを特徴とする請求項１記載のＡ／
    Ｄコンバータ。
  3. 【請求項３】 前記タイムインターバルに応答して、デ
    ジタル出力信号を生成するために所定の時間ユニットを
    ラッチするラッチ回路（１８〜２２）をさらに有し、 前記タイムデジタイザー回路（１２）は、遅延制御信号
    を生成するためのリング発振機（３８）を有する位相ロ
    ックループ（ＰＬＬ、４６）を有し、 前記リング発振機は、前記遅延制御信号に応答して所定
    の時間ユニットを生成し、前記所定の時間ユニットは、
    前記リング発振機の伝播遅延の少なくとも一部であるこ
    とを特徴とする請求項１記載のＡ／Ｄコンバータ。
  4. 【請求項４】 前記所定の時間ユニットは、前記リング
    発振機の伝播遅延の一部であることを特徴とする請求項
    ３記載のＡ／Ｄコンバータ。
  5. 【請求項５】 前記所定の時間ユニットは、位相ロック
    ループを用いて設定されることを特徴とする請求項３記
    載のＡ／Ｄコンバータ。
  6. 【請求項６】 前記タイムデジタイザー回路は、粗カウ
    ンター（４０）を有し、 前記ラッチ回路は、カウントされたタイムインターバル
    の最下位ビット（ＬＳＢ）をカウントし、 前記粗カウンターは、カウントされたタイムインターバ
    ルの最上位ビット（ＭＳＢ）をカウントすることを特徴
    とする請求項３記載のＡ／Ｄコンバータ。
  7. 【請求項７】 前記電圧／時間コンバータ（１４）は、 ランプサイクルの間、開始電圧から最終電圧までの所定
    の傾斜により変動するランプ電圧を生成するランプ生成
    機（３２）と、 前記ランプ電圧と入力電圧に応答して前記ランプ電圧が
    入力電圧に到達したときにタイムインターバルを生成す
    るコンパレータ（２６〜３０）とを有することを特徴と
    する請求項１記載のＡ／Ｄコンバータ。
  8. 【請求項８】 Ａ／Ｄ変換操作の間校正信号を生成する
    校正回路（３６）をさらに有し、 前記ランプ生成機（３２）は、前記校正信号に応答して
    ランプ波形の傾斜を調整することを特徴とする請求項７
    記載のＡ／Ｄコンバータ。
  9. 【請求項９】 複数のラッチ回路の組（５８，６０）を
    さらに有し、 前記各ラッチ回路の組は、入力電圧のサブレンジに対応
    し、かつタイムインターバルに応答し、デジタル出力信
    号の一部を生成するために、所定の時間ラッチし、 前記電圧／時間コンバータは、 ランプサイクルの間、開始電圧から最終電圧までの所定
    の傾斜により変動するそれぞれランプ電圧を生成する複
    数のランプ生成機（６２、６４）と、 それぞれが入力電圧のサブレンジに対応し、ランプ電圧
    と入力電圧に応答し、ランプ電圧が入力電圧に到達した
    ときにタイムインターバルを生成する複数のコンパレー
    タの組（５４，５６）とを有し、 各タイムインターバルは、サブレンジに対応するラッチ
    の組内のそれぞれのラッチに応答すことを特徴とする請
    求項１記載のＡ／Ｄコンバータ。
  10. 【請求項１０】 サブレンジに対応するそれぞれのラッ
    チの組に接続され、デジタル出力の一部を生成するため
    に出力を復号化する複数の復号化回路（６６，６８）
    と、 最終デジタル出力を生成するために、前記デジタル出力
    の一部を組み合わせる最終デコーダ（７０）とをさらに
    有することを特徴とする請求項９記載のＡ／Ｄコンバー
    タ。
  11. 【請求項１１】 前記各復号化回路は、ランプ電圧の傾
    斜を調整するために、前記復号化回路のそれぞれのサブ
    レンジに対応するランプ生成機へ出力するためのそれぞ
    れの傾斜制御信号を生成することを特徴とする請求項９
    記載のＡ／Ｄコンバータ。
  12. 【請求項１２】 電圧／時間コンバータと、 タイムインターバルをカウントし、リング発振機を有す
    る位相ロックループを有し、遅延制御信号を生成し、こ
    の遅延制御信号に応答して前記リング発振機は、位相ロ
    ックループにフィードバックされる所定の時間ユニット
    を生成するタイムデジタイザと、 前記タイムインターバルに応答し、時間ユニットの最下
    位ビット（ＬＳＢ）をカウントするラッチと、 前記タイムインターバルに応答し、最上位ビット（ＭＳ
    Ｂ）をカウントする粗カウンターと、 アナログ入力電圧に対応するデジタル出力信号を生成す
    るために、前記ラッチ回路と粗カウンタからのカウント
    を結合するデコーダとを有し、 前記電圧／時間コンバータは、 ランプサイクルの間、開始電圧から最終電圧までの所定
    の傾斜により変動するランプ電圧を生成するランプ生成
    機と、 前記ランプ電圧と入力電圧に応答して前記ランプ電圧が
    入力電圧にその長さが比例するタイムインターバルを生
    成するコンパレータとを有することを特徴とするＡ／Ｄ
    コンバータ。
  13. 【請求項１３】 前記デコーダは、Ａ／Ｄ変換動作の間
    校正信号を生成する校正回路を有し、 前記デコーダは、校正サイクルの外側にデジタル出力信
    号を生成し、 前記ランプ生成機は、所定の単一傾斜を調整するための
    校正信号に応答することを特徴とする請求項１２記載の
    Ａ／Ｄコンバータ。
  14. 【請求項１４】 複数のラッチ回路の組（５８，６０）
    をさらに有し、 前記各ラッチ回路の組は、入力電圧のサブレンジに対応
    し、かつタイムインターバルに応答し、デジタル出力信
    号の一部を生成するために、所定の時間ラッチし、 前記電圧／時間コンバータは、 ランプサイクルの間、開始電圧から最終電圧までの所定
    の傾斜により変動するそれぞれランプ電圧を生成する複
    数のランプ生成機（６２、６４）と、 それぞれが入力電圧のサブレンジに対応し、ランプ電圧
    と入力電圧に応答し、ランプ電圧が入力電圧に到達した
    ときにタイムインターバルを生成する複数のコンパレー
    タの組（５４，５６）とを有し、 各タイムインターバルは、サブレンジに対応するラッチ
    の組内のそれぞれのラッチに応答すことを特徴とする請
    求項１２記載のＡ／Ｄコンバータ。
  15. 【請求項１５】 サブレンジに対応するそれぞれのラッ
    チの組に接続され、デジタル出力の一部を生成するため
    に出力を復号化する複数の復号化回路（６６，６８）
    と、 最終デジタル出力を生成するために、前記デジタル出力
    の一部を組み合わせる最終デコーダ（７０）とをさらに
    有することを特徴とする請求項１４記載のＡ／Ｄコンバ
    ータ。
  16. 【請求項１６】 前記各復号化回路は、ランプ電圧の傾
    斜を調整するために、前記復号化回路のそれぞれのサブ
    レンジに対応するランプ生成機へ出力するためのそれぞ
    れの傾斜制御信号を生成することを特徴とする請求項１
    ４記載のＡ／Ｄコンバータ。
  17. 【請求項１７】 （Ａ）入力電圧に対しその長さが比例
    するタイムインタバールを生成するステップと、 （Ｂ）所定の時間遅延に関連する前記タイムインターバ
    ルをカウントするステップとを有することを特徴とする
    アナログ入力信号をデジタル信号に変換する方法。
  18. 【請求項１８】 前記（Ｂ）のステップは、 （Ｂ１）リング発振機を含む位相ロックループを用いて
    遅延制御信号を生成するステップと、 （Ｂ２）前記リング発振機の伝播遅延である所定の時間
    ユニットを生成するために、遅延制御信号に応答するス
    テップと、 （Ｂ３）デジタル出力信号を生成するために、前記所定
    の時間ユニットをラッチするためにタイムインターバル
    に応答するステップとを有することを特徴とする請求項
    １７記載の方法。
  19. 【請求項１９】 （Ｃ）位相ロックループを用いて所定
    の時間ユニットを設定するステップをさらに有すること
    を特徴とする請求項１７記載の方法。
  20. 【請求項２０】 前記（Ｂ）のステップは、 （Ｂ４）前記ラッチ回路は、カウントされたタイムイン
    ターバルの最下位ビット（ＬＳＢ）をカウントするステ
    ップと、 （Ｂ５）前記粗カウンターは、カウントされたタイムイ
    ンターバルの最上位ビット（ＭＳＢ）をカウントするス
    テップとを有することを特徴とする請求項１７記載の方
    法。
  21. 【請求項２１】 （Ｄ）ランプサイクルの間、開始電圧
    から最終電圧までの所定の傾斜により変動するランプ電
    圧を生成するステップと、 （Ｅ）前記ランプ電圧と入力電圧に応答して前記ランプ
    電圧が入力電圧に到達したときにタイムインターバルを
    生成するステップとを有することを特徴とする請求項１
    ７記載の方法。
  22. 【請求項２２】 （Ｆ）Ａ／Ｄ変換操作の間、校正信号
    を生成するステップと、 （Ｇ）前記ランプ生成機は、前記校正信号に応答してラ
    ンプ波形の傾斜を調整するステップとを有することを特
    徴とする請求項２１記載の方法。
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