JPS61171226A - アナログ・デジタル変換装置 - Google Patents
アナログ・デジタル変換装置Info
- Publication number
- JPS61171226A JPS61171226A JP61012927A JP1292786A JPS61171226A JP S61171226 A JPS61171226 A JP S61171226A JP 61012927 A JP61012927 A JP 61012927A JP 1292786 A JP1292786 A JP 1292786A JP S61171226 A JPS61171226 A JP S61171226A
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- JP
- Japan
- Prior art keywords
- adc
- code
- bit
- output code
- digital
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- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/10—Calibration or testing
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はアナログ・デジタル変換装置、特にアナログ・
デジタル変換器の粘度を向上させる装置に関する。
デジタル変換器の粘度を向上させる装置に関する。
Ｉｔ１１精度の高速アナログ・デジタル変換器（以−ト
、１アナログ・デジタル変換器」を単にｒＡ Ｄ Ｃｌ
という）を製造するのは、同じ精度の低速ＡＤＣを製造
するよりも卵重に困難である。しかし、高速かつ高精度
のアナログ・デジタル変換が必要な用途がある。
、１アナログ・デジタル変換器」を単にｒＡ Ｄ Ｃｌ
という）を製造するのは、同じ精度の低速ＡＤＣを製造
するよりも卵重に困難である。しかし、高速かつ高精度
のアナログ・デジタル変換が必要な用途がある。
ＡＤＣの精度は、種々のソースが発生した等個入力信号
レベル・オフセントにより主に制限され、このレベル・
オフセットはＡＤＣの入力信号レベルで大幅に変化する
。これは、入力に対するＡＤＣ出力コード、即ち伝達特
性を非直線とする。これらオフセントは、代表的には素
子定数の変化により生じ、これらオフセットにより生じ
る誤差は一般的には測定可能である。試験及び最終製造
工程中に修正することにより、精度をいくらか改善でき
るが、かかる修正による改善の程度には、限度がある。
レベル・オフセントにより主に制限され、このレベル・
オフセットはＡＤＣの入力信号レベルで大幅に変化する
。これは、入力に対するＡＤＣ出力コード、即ち伝達特
性を非直線とする。これらオフセントは、代表的には素
子定数の変化により生じ、これらオフセットにより生じ
る誤差は一般的には測定可能である。試験及び最終製造
工程中に修正することにより、精度をいくらか改善でき
るが、かかる修正による改善の程度には、限度がある。
かかる誤差は長期間にわたって安定する傾向があり、ま
た、温度により変化する誤差であっても、ＡＤＣの変換
期間を大幅に越える期間にわたって安定する傾向がある
。このため、多くの用途においては、多ビット・コード
の出力又は素子を校正することによりＡＤＣの有効精度
を改善でき、遷移が生じたときの入力レベルをより正確
に表わせる。
た、温度により変化する誤差であっても、ＡＤＣの変換
期間を大幅に越える期間にわたって安定する傾向がある
。このため、多くの用途においては、多ビット・コード
の出力又は素子を校正することによりＡＤＣの有効精度
を改善でき、遷移が生じたときの入力レベルをより正確
に表わせる。
多くの場合、ＡＤＣ自体を変更するよりも、補助回路を
設けてＡＤＣを改善するのがより実際的であり、かつ経
済的である。他には、予め補助回路を用い、ＡＤＣの利
得及び全体的なオフセ・ノドをａｔしていたが、かかる
１［では出力の直線性が改善されない。よって、ＡＤＣ
に補助回路を用い、ＡＤＣの直線性を改善して、その精
度を向上させる装置が望まれている。
設けてＡＤＣを改善するのがより実際的であり、かつ経
済的である。他には、予め補助回路を用い、ＡＤＣの利
得及び全体的なオフセ・ノドをａｔしていたが、かかる
１［では出力の直線性が改善されない。よって、ＡＤＣ
に補助回路を用い、ＡＤＣの直線性を改善して、その精
度を向上させる装置が望まれている。
したがって本発明の目的の１つは、ＡＤＣの精度を向上
させる装置の提供にある。
させる装置の提供にある。
本発明の他の目的は、容易に製作でき、比鮫的高精度で
高速のアナログ・デジタル変換装置の提供にある。
高速のアナログ・デジタル変換装置の提供にある。
本発明の更に他の目的は、ＡＤＣの出力を校正して、そ
の精度を向上させる装置の提供にある。
の精度を向上させる装置の提供にある。
〔問題点を解決するための手段及び作用〕本発明は、Ａ
ＤＣの精度を向上させるものであり、また補助校正回路
を用いてこれを実行している。伝達関数が所定期間にわ
たって単調かつ安定しているが、その絶対的精度が所望
以下のＡＤＣに本発明を適用できる。既知入力に対する
ＡＤＣの出力を観察し、ＡＤＣの可能なデジタル出力コ
ードの各々毎にデジタル校正コードをメモリ （記憶手
段〉に記憶して精度を向上させるので、これら校正コー
ドを利用して、ＡＤＣ自体の出力コードよりも面精度の
システム出力コードを発生できる。
ＤＣの精度を向上させるものであり、また補助校正回路
を用いてこれを実行している。伝達関数が所定期間にわ
たって単調かつ安定しているが、その絶対的精度が所望
以下のＡＤＣに本発明を適用できる。既知入力に対する
ＡＤＣの出力を観察し、ＡＤＣの可能なデジタル出力コ
ードの各々毎にデジタル校正コードをメモリ （記憶手
段〉に記憶して精度を向上させるので、これら校正コー
ドを利用して、ＡＤＣ自体の出力コードよりも面精度の
システム出力コードを発生できる。
最も簡単な場合では、ＡＤＣ出力コードの各々に対応す
るシステム出力コードをメモリに記憶する。対応するシ
ステム出力コードが記憶されたメそりの記憶位置をＡＤ
Ｃの出力がアドレス措定するので、このメモリからより
正確なシステム出力コートを続出して、ＡＤＣへのアナ
ログ入力を表わすデジタル値とする。
るシステム出力コードをメモリに記憶する。対応するシ
ステム出力コードが記憶されたメそりの記憶位置をＡＤ
Ｃの出力がアドレス措定するので、このメモリからより
正確なシステム出力コートを続出して、ＡＤＣへのアナ
ログ入力を表わすデジタル値とする。
上述のアプローチの変形としては、ＡＤＣの出
Ｊカコードと入力を表わすより正確なデジタル値との
差を、各システム出力コードの下位ビットの形でメモリ
に記憶する。ＡＤＣの出力によりメモリをアドレス指定
し、下位ビットを選択する。そして、上位ビットとなる
ＡＤＣの出力コードとつなげて、より正確なシステム出
力コードを発生ずる。
Ｊカコードと入力を表わすより正確なデジタル値との
差を、各システム出力コードの下位ビットの形でメモリ
に記憶する。ＡＤＣの出力によりメモリをアドレス指定
し、下位ビットを選択する。そして、上位ビットとなる
ＡＤＣの出力コードとつなげて、より正確なシステム出
力コードを発生ずる。
本発明の上述の実施例では、ＡＤＣシステムを製造した
際に校正を行ない、校正データをリード・オンリ・メモ
リに記憶する。その代りに、この装置の電源を入れた際
の結果により自動的に校正したり、周期的に校正するよ
うに本発明を設計しζもよい。これを実現するには、既
知であるか、又は測定により明らかとなった所望精度の
複数のデジタル値をＡＤＣの入力端に加え、これらデジ
タル値から得た校正コードを、ＡＤＣの各出力コードに
対応し、かつこのコードで決まるメモリのアドレスに記
憶する。これには、例えば傾斜信号発生器からの傾斜ｆ
ｄ号を校正される第１のＡＤＯ及び第２のＡＤＣに供給
する。なお、第２のＡＤＣは第１のＡＤＣよりも大幅に
精度が晶いが、その動作速度は非常に遅い。第１ＡＤＣ
が長期間安定していれば、最初に１！１源を入れたとき
のみに校正すればよい、第１ （ｒ１％速＞ＡＤＣの
安定性が短期間であるが、低速ＡＤＣの変換期間よりも
長ければ、高速ＡＤＣの校正を低速ＡＤＣにより周期的
に行なう。
際に校正を行ない、校正データをリード・オンリ・メモ
リに記憶する。その代りに、この装置の電源を入れた際
の結果により自動的に校正したり、周期的に校正するよ
うに本発明を設計しζもよい。これを実現するには、既
知であるか、又は測定により明らかとなった所望精度の
複数のデジタル値をＡＤＣの入力端に加え、これらデジ
タル値から得た校正コードを、ＡＤＣの各出力コードに
対応し、かつこのコードで決まるメモリのアドレスに記
憶する。これには、例えば傾斜信号発生器からの傾斜ｆ
ｄ号を校正される第１のＡＤＯ及び第２のＡＤＣに供給
する。なお、第２のＡＤＣは第１のＡＤＣよりも大幅に
精度が晶いが、その動作速度は非常に遅い。第１ＡＤＣ
が長期間安定していれば、最初に１！１源を入れたとき
のみに校正すればよい、第１ （ｒ１％速＞ＡＤＣの
安定性が短期間であるが、低速ＡＤＣの変換期間よりも
長ければ、高速ＡＤＣの校正を低速ＡＤＣにより周期的
に行なう。
第６（ａ）図に示す従来の一般的なＡＤＣの伝達関数（
ｌＯ）から判るごとく、このＡＤＣの出力コード遷移は
、入力信号レベルの均一な増分に対応しない。ＡＤＣの
伝達関数は、決定可能な期間にわたって安定しているの
で、入力信号レベル及び出力コードの関係はこの期間中
、予想でき、反復可能であるが、出力コードは、（１２
）において実際の人力よりも低い入力値を示し、また（
１４）におい°ζは実際の入力よりも商い入力値をボす
。これにより、第６（ｂ）図に示す如き出力誤差を発生
する。
ｌＯ）から判るごとく、このＡＤＣの出力コード遷移は
、入力信号レベルの均一な増分に対応しない。ＡＤＣの
伝達関数は、決定可能な期間にわたって安定しているの
で、入力信号レベル及び出力コードの関係はこの期間中
、予想でき、反復可能であるが、出力コードは、（１２
）において実際の人力よりも低い入力値を示し、また（
１４）におい°ζは実際の入力よりも商い入力値をボす
。これにより、第６（ｂ）図に示す如き出力誤差を発生
する。
本発明は、多数ビットから成るシステム出力コードを発
生するようにＡＤＣの出力コードを校正し、実際の入力
信号レベルに一層近い値に対応させて出力誤差を減少さ
せる。第１図は最も簡単な第１実施例をボし、改善され
たこの装置は、人力信号（１８）に応答してｎビット出
力コード（２０）を発生ずるｎピッＩ−ＡＤＣ（１６）
を具えている。
生するようにＡＤＣの出力コードを校正し、実際の入力
信号レベルに一層近い値に対応させて出力誤差を減少さ
せる。第１図は最も簡単な第１実施例をボし、改善され
たこの装置は、人力信号（１８）に応答してｎビット出
力コード（２０）を発生ずるｎピッＩ−ＡＤＣ（１６）
を具えている。
エンコーダ（２２）は、ｎビット出力コード（２０）を
受け、（ｎ＋ｍ）ビットの対応システム出力コード（２
４）を発生する。なお、ｍビットは、付加したコード成
分である。この実施例では、エンコーダ（２２）は１
（８１以上のリード・オンリ・メモリ（ＲＯＭ）又はプ
ログラマブル・リード・オンリ・メモリ （ＦＲＯＭ）
回路を有する記憶手段であり、ｎビット・コード（２０
）を用いてこのメモリ回路内の特定の記憶位置をアドレ
ス指定する。このメモリの大きさは’１１１Ｘ （ｎ＋
ｍ）ビットである。即ち、ｎビット人力コードが２ｎ個
の記憶位置の内の任意の記憶位置をアドレス指定でき、
各記憶位置は（ｎ ＋ｍ）ビットの校正コードを記憶し
ている。
受け、（ｎ＋ｍ）ビットの対応システム出力コード（２
４）を発生する。なお、ｍビットは、付加したコード成
分である。この実施例では、エンコーダ（２２）は１
（８１以上のリード・オンリ・メモリ（ＲＯＭ）又はプ
ログラマブル・リード・オンリ・メモリ （ＦＲＯＭ）
回路を有する記憶手段であり、ｎビット・コード（２０
）を用いてこのメモリ回路内の特定の記憶位置をアドレ
ス指定する。このメモリの大きさは’１１１Ｘ （ｎ＋
ｍ）ビットである。即ち、ｎビット人力コードが２ｎ個
の記憶位置の内の任意の記憶位置をアドレス指定でき、
各記憶位置は（ｎ ＋ｍ）ビットの校正コードを記憶し
ている。
伝達関数が所望精度の割合内で安定しているが、その出
力が不正確なＡＤＣの場合、その出力コード（２０）を
試験入力信号と比較し、この入力信号をより正確に表わ
す値に対応する（ｎ＋ｍ）ピントの校正コードを発生し
、ｎビット・コード（２０）に対応するエンコーダ（２
２）のアドレス位置に（ｎ＋ｍ）ビットの校正コードを
記憶して、製造時にこのＡＤＣ（１６）を永久的に校正
してもよい。
力が不正確なＡＤＣの場合、その出力コード（２０）を
試験入力信号と比較し、この入力信号をより正確に表わ
す値に対応する（ｎ＋ｍ）ピントの校正コードを発生し
、ｎビット・コード（２０）に対応するエンコーダ（２
２）のアドレス位置に（ｎ＋ｍ）ビットの校正コードを
記憶して、製造時にこのＡＤＣ（１６）を永久的に校正
してもよい。
これは、例えば、ＡＤＣ（１６）及びエンコーダ（２２
）を製造する際、エンコーダ（２２）はＲＯＭとして同
じウェハー上に形成し、ＲＯＭに正確な補正コードをト
リミングして行なう。
）を製造する際、エンコーダ（２２）はＲＯＭとして同
じウェハー上に形成し、ＲＯＭに正確な補正コードをト
リミングして行なう。
第１図のシステムの伝達関数（２６）を示す第４（８１
図から判る如く、ＡＤＣ装置の出力の絶対精度が改善さ
れる。即ち、出力コードが供給された入力レベルにより
近く対応する。この結果、第４（ｂ）図に示す如く、平
均誤差が減少する。
図から判る如く、ＡＤＣ装置の出力の絶対精度が改善さ
れる。即ち、出力コードが供給された入力レベルにより
近く対応する。この結果、第４（ｂ）図に示す如く、平
均誤差が減少する。
第５（ａ）〜第５（ｄ）図に示す如く、本発明は、差直
線性は良好であるが、絶対精度がそれ程でもないＡＤＣ
の精度を向上させるのに特に通している。
線性は良好であるが、絶対精度がそれ程でもないＡＤＣ
の精度を向上させるのに特に通している。
これは、本発明が差直線性を大幅に低下させるこ
！となく、絶対精度を劇的に改善するためである
。
！となく、絶対精度を劇的に改善するためである
。
第５（ａ）図は、良好な差直線性を有するＡＤＣの伝達
関数（２７）の例である。即ち、出力コードを変化させ
る入力信号レベルの増分はほぼ等しい。しかし、これは
、ステップが直線に合致する伝達関数に必然的になるわ
けではない。第５（ｂ）図はその結果の誤差を示してお
り、これは、差非直線性の大きなＡＤＣにとって重要で
ある。第５（ｃ）図に示すシステム伝達関数（２ａ）の
ステップは直線に合致し、第５（ｄ）図に示す如く、平
均及びピーク・ピーク誤差は共に、差非直線性の大きな
ＡＤＣよりも小さい。
関数（２７）の例である。即ち、出力コードを変化させ
る入力信号レベルの増分はほぼ等しい。しかし、これは
、ステップが直線に合致する伝達関数に必然的になるわ
けではない。第５（ｂ）図はその結果の誤差を示してお
り、これは、差非直線性の大きなＡＤＣにとって重要で
ある。第５（ｃ）図に示すシステム伝達関数（２ａ）の
ステップは直線に合致し、第５（ｄ）図に示す如く、平
均及びピーク・ピーク誤差は共に、差非直線性の大きな
ＡＤＣよりも小さい。
＠２図は、第１図の実施例の変形例であり、エンコーダ
（２８）はシステム出力コードの下位ビットのみを発生
する。システム出力コードは、この出力コードの上位ビ
ットとなるＡＤＣ（３０）のｎビ・ノド出力コードと、
出力コードの下位ビットとなるエンコーダ（２８）に記
憶されたｍビット校正コードとから校正される。この場
合、ｎビットＡＤＣ（３０）の出力コードが実際の入力
信号レベルを越さないようにＡＤＣ（３０）はバイアス
されている。第１図の実施例と同様に、ｎビット出力コ
ード（３４）を用いて、エンコーダ（２８）の記憶位置
をアドレス指定し、ｍビット校正コード（３６）を発生
する０次にｎビット出力コード（３４）及びｍビット校
正コード（３６）を合わせて、（ｎ＋ｍ）ビット・シス
テム出力コード（３２）を発生する。
（２８）はシステム出力コードの下位ビットのみを発生
する。システム出力コードは、この出力コードの上位ビ
ットとなるＡＤＣ（３０）のｎビ・ノド出力コードと、
出力コードの下位ビットとなるエンコーダ（２８）に記
憶されたｍビット校正コードとから校正される。この場
合、ｎビットＡＤＣ（３０）の出力コードが実際の入力
信号レベルを越さないようにＡＤＣ（３０）はバイアス
されている。第１図の実施例と同様に、ｎビット出力コ
ード（３４）を用いて、エンコーダ（２８）の記憶位置
をアドレス指定し、ｍビット校正コード（３６）を発生
する０次にｎビット出力コード（３４）及びｍビット校
正コード（３６）を合わせて、（ｎ＋ｍ）ビット・シス
テム出力コード（３２）を発生する。
伝達関数が時間又は温度により変化するＡＤＣの場合、
ＡＤＣに校正回路を組合わせる。ＡＤＣに電源を入れる
毎に伝達関数が単純に変化する場合、電源を入れた際に
このＡＤＣを校正すればよい。伝達関数が短期間ならば
安定している場合は、ＡＤＣを周期的に校正すればよい
。
ＡＤＣに校正回路を組合わせる。ＡＤＣに電源を入れる
毎に伝達関数が単純に変化する場合、電源を入れた際に
このＡＤＣを校正すればよい。伝達関数が短期間ならば
安定している場合は、ＡＤＣを周期的に校正すればよい
。
第３図は、電源を入れた際、又は周期的に校正を行なえ
る本発明の実施例をボす、 ＡＤＣ（３Ｂ）は比較的高
速であるが、精度はそれ程でもない。
る本発明の実施例をボす、 ＡＤＣ（３Ｂ）は比較的高
速であるが、精度はそれ程でもない。
ＡＤＣ（３Ｂ）はｎビット出力コード（４０）を発生し
て、エンコーダ（４２）をアドレス指定し、（ｎ＋ｔＨ
）ビット・システム出力コード（４４）を発生する。こ
の出力コード（４４）は、ビット数が多く、精度が高い
。ＡＤＣ（３８）を校正するには、このシステムに、傾
斜信号発生器（４６）、大カスイソチ（４Ｂ）、比較的
低速で西精度の（ｎ＋ｍ）ピッ）ＡＤＣ（５０）及び制
御回路（５２）を設ける。制御回路（５２）の命令によ
り、スイッチ（４８）はｎビー／ トＡＤｃ （３Ｂ）
の入力端（５４）を傾斜信号発生器（４６）に接続する
。この例斜信号発注器（４６）は、（ｎ＋ｍ）ビットＡ
ＤＣ（５０）の入力端にも接続されている。（ｎ＋ｍ）
ビットＡＤＣ（５０）は（ｎ＋ｍ）ピント校正コード（
５１）を発生し、ＡＤＣ（３８）が同時に発生したｎビ
ット出力コード（４０）に対応するアドレスのエンコー
ダ（４２）の記憶位置にこの校正コード（５１）を記憶
する。
て、エンコーダ（４２）をアドレス指定し、（ｎ＋ｔＨ
）ビット・システム出力コード（４４）を発生する。こ
の出力コード（４４）は、ビット数が多く、精度が高い
。ＡＤＣ（３８）を校正するには、このシステムに、傾
斜信号発生器（４６）、大カスイソチ（４Ｂ）、比較的
低速で西精度の（ｎ＋ｍ）ピッ）ＡＤＣ（５０）及び制
御回路（５２）を設ける。制御回路（５２）の命令によ
り、スイッチ（４８）はｎビー／ トＡＤｃ （３Ｂ）
の入力端（５４）を傾斜信号発生器（４６）に接続する
。この例斜信号発注器（４６）は、（ｎ＋ｍ）ビットＡ
ＤＣ（５０）の入力端にも接続されている。（ｎ＋ｍ）
ビットＡＤＣ（５０）は（ｎ＋ｍ）ピント校正コード（
５１）を発生し、ＡＤＣ（３８）が同時に発生したｎビ
ット出力コード（４０）に対応するアドレスのエンコー
ダ（４２）の記憶位置にこの校正コード（５１）を記憶
する。
傾斜信号発生器（４６）が可能な人力信号レベル範囲に
わたって掃引すると、複数のかかるコードが発生する。
わたって掃引すると、複数のかかるコードが発生する。
第３図のブロック図に示した機能を実行する適切な回路
の設計は当業者に周知である。
の設計は当業者に周知である。
また、第３図に示した自動校正システムを第２図に示し
た校正システムに用いてもよい、更に、傾斜信号発生器
及び（ｎ＋ｍ）ビットＡＤＣの代わりに、カウンタ及び
デジタル・アナログ変換器を用いて、カウンタにより発
生した（ｎ＋ｍ）ビット・デジタル・コードに対応する
既知のアナログ入力信号レベルをｎピッ）ＡＤＣ（３Ｂ
）に加えでもよい、デジタル・コードは、精度を向上ず
べきＡＤＣの出力コードに対応するエンコーダの記憶位
置に、デジタル・コードを校正コードとして記憶する０
本発明の要旨を逸脱することな（、他の校正コード発生
回路を利用してもよい。
た校正システムに用いてもよい、更に、傾斜信号発生器
及び（ｎ＋ｍ）ビットＡＤＣの代わりに、カウンタ及び
デジタル・アナログ変換器を用いて、カウンタにより発
生した（ｎ＋ｍ）ビット・デジタル・コードに対応する
既知のアナログ入力信号レベルをｎピッ）ＡＤＣ（３Ｂ
）に加えでもよい、デジタル・コードは、精度を向上ず
べきＡＤＣの出力コードに対応するエンコーダの記憶位
置に、デジタル・コードを校正コードとして記憶する０
本発明の要旨を逸脱することな（、他の校正コード発生
回路を利用してもよい。
上述の如く本発明によれば、精度の低いＡＤＣのデジタ
ル出力コードを補正するので、高精度のアナログ・デジ
タル変換装置が得られる。
ル出力コードを補正するので、高精度のアナログ・デジ
タル変換装置が得られる。
第１図は本発明の第１実施例のブロック図、第２図は本
発明の第２実施例のブロック図、第３図は本発明の第３
実施例のブロック図、第４（ａ）図〜第６（ｂ）図は夫
々本発明に関連してＡＤＣの動作を説明する図である。 １図において
、（１６） 、 （３０）及び（３８）はアナログ・
デジタル変換器、（２２） 、 （２Ｂ）及び（４２
）はエンコーダである。 同 松隈秀盛 Ｆ Ｉ Ｇ、 ４（ａ） ＦＪＧ、４（ｂ） へｎ４息ｇＩ（−ｔｖＩし へ
η４１号１ＮルＦ Ｉ Ｇ、 ６（ａ） Ｆ ｊ Ｇ、 ６（ｂ）
発明の第２実施例のブロック図、第３図は本発明の第３
実施例のブロック図、第４（ａ）図〜第６（ｂ）図は夫
々本発明に関連してＡＤＣの動作を説明する図である。 １図において
、（１６） 、 （３０）及び（３８）はアナログ・
デジタル変換器、（２２） 、 （２Ｂ）及び（４２
）はエンコーダである。 同 松隈秀盛 Ｆ Ｉ Ｇ、 ４（ａ） ＦＪＧ、４（ｂ） へｎ４息ｇＩ（−ｔｖＩし へ
η４１号１ＮルＦ Ｉ Ｇ、 ６（ａ） Ｆ ｊ Ｇ、 ６（ｂ）
Claims (1)
- アナログ入力信号をデジタル信号に変換するアナログ・
デジタル変換器と、該アナログ・デジタル変換器からの
デジタル信号をアドレス信号として受ける記憶手段を有
するエンコーダとを具え、上記記憶手段は上記アドレス
信号の各々に対応した補正コードを記憶していることを
特徴とするアナログ・デジタル変換装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US69393285A | 1985-01-23 | 1985-01-23 | |
| US693932 | 1985-01-23 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61171226A true JPS61171226A (ja) | 1986-08-01 |
Family
ID=24786725
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61012927A Pending JPS61171226A (ja) | 1985-01-23 | 1986-01-23 | アナログ・デジタル変換装置 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0189291A3 (ja) |
| JP (1) | JPS61171226A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009021296A (ja) * | 2007-07-10 | 2009-01-29 | Shindengen Electric Mfg Co Ltd | 磁性部品 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2237944A (en) * | 1989-11-06 | 1991-05-15 | Plessey Co Plc | Analogue to digital converter |
| JPH04302223A (ja) * | 1990-12-03 | 1992-10-26 | General Electric Co <Ge> | 回路装置 |
| JP6097084B2 (ja) | 2013-01-24 | 2017-03-15 | スタンレー電気株式会社 | 半導体発光装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| EP0189291A3 (en) | 1988-06-01 |
| EP0189291A2 (en) | 1986-07-30 |
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