JPH08505026A - デジタル入力ワードからアナログ出力信号を生成する装置および方法 - Google Patents

Abstract

(57)【要約】 デジタル／アナログ変換器（ＤＡＣ，３００）は、粗ＤＡＣ（３０６）および微ＤＡＣ（３１５）を利用して、グリッチ・エネルギが低く、かつ線形性能が良好なアナログ出力信号を生成する。また、ＤＡＣ（３００）は、校正手順によって生成された訂正データを格納するためエラー・テーブル（３１２）を用いる。各ＤＡＣ（３０６，３１５）からの出力（３０７，３１１）は加算され、粗ＤＡＣ（３０６）だけの出力（３０７）よりも良好な線形性を有するアナログ出力信号となる。

Description

【発明の詳細な説明】 デジタル入力ワードからアナログ出力信号を生成する装置および方法 発明の分野 本発明は、一般に、通信装置に関し、さらに詳しくは、通信装置におけるデジ タル／アナログ変換器（ＤＡＣ）の構成に関する。 発明の背景 デジタル／アナログ変換器（ＤＡＣ）は、通信装置の設計において多用される 。しかし、設計上、ＤＡＣは、入力電圧の変化時の過剰なグリッチ・エネルギな どの固有の問題や、入力電圧の変化直後の整定の問題や、ある入力ワードに対す る出力電圧の精度に関する線形性の問題を有する。これらの各問題は、通信装置 の性能、特に、通信装置からの信号のスプリアス応答および相互変調（ＩＭ：in termodulation）にそれぞれ影響を及ぼす。 ＤＡＣは、その入力で受け入れられるビット数によって一般に特徴づけられる 。明らかに、低ビットＤＡＣ（例えば、３〜８ビットＤＡＣ）は、分解能が低く 、そのため、通信装 置においてひずみが多くなる。一方、低ビットＤＡＣは一般に高速で、過剰グリ ッチや整定時間に関する問題は少ない。高ビットＤＡＣ（１０〜１６ビットＤＡ Ｃ）では、分解能（すなわち、線形性能）は高いが、一般に遅く、過剰グリッチ ・エネルギ／整定時間の問題が深刻となることがある。従って、上記の問題の影 響を受けやすい通信装置を設計する際に、ＤＡＣの選択、そして通信装置の性能 の点で厳しい妥協を行わなければならない。 よって、良好な過剰グリッチ・エネルギおよび整定性能を有し、しかも良好な 線形性を有するＤＡＣが必要とされる。 図面の簡単な説明 第１図は、理想ＤＡＣおよび実際のＤＡＣのアナログ出力と、デジタル入力ワ ードとの間の関係を示す曲線である。 第２図は、デジタルワードＤ_iの入力直後の実際のＤＡＣの過剰グリッチ・エ ネルギ，整定および線形性問題を示す。 第３図は、本発明による粗ＤＡＣ，微ＤＡＣおよびエラー・テーブルを示すブ ロック図である。 第４図は、本発明による粗ＤＡＣおよび微ＤＡＣの両方からの個別の出力信号 と、これらの信号の和を示す。 第５図は、本発明による第３図に示すＤＳＰ制御ＤＡＣの別の実施例を示すブ ロック図である。 好適な実施例の詳細な説明 デジタル／アナログ変換器（ＤＡＣ）は、本発明により、粗（coarse）ＤＡＣ としての第ＩＤＡＣと、微（fine）ＤＡＣとしての第２ＤＡＣを利用して、過剰 グリッチ・エネルギが低く、かつ線形性能が良好なアナログ出力信号を生成する 。このＤＡＣを用いることにより、通信装置の設計におけるスプリアス応答およ びＩＭ性能は改善される。 第１図は、従来のＤＡＣのデジタル入力ワードとアナログ出力の理想および実 曲線を示す。図からわかるように、点線は直線で、理想ＤＡＣを表し、実線は理 想から外れ、ＤＡＣの実際の性能を表す。あるデジタル入力ワード、例えば、Ｄ_i について、理想ＤＡＣはＡ₁でアナログ出力を与えるが、実際のＤＡＣはＡ₂で アナログ出力を与えることがある。そのため、実際のＤＡＣは、アナログ出力Ａ₂ とＡ₁との間の差にほぼ等しい線形性問題を提起する。 この問題について、第２図を参照して説明する。図からわかるように、デジタ ル入力ワードＤ_iが実際のＤＡＣに入力されると、アナログ出力の状態が変化す る。第２図は、前述の過剰グリッチ・エネルギ，整定および線形性の問題を表す 。前述のように、実際のＤＡＣを用いる場合には、通信装置を設計する際の過剰 グリッチ・エネルギと線形性との間で一般に妥協が行われる。 第３図は、本発明による粗ＤＡＣ３０６，微ＤＡＣ３１５ およびエラー・テーブル３１２を示すブロック図である。ＤＡＣ３００は、エラ ー・テーブルにおける校正されたデータを利用して、向上された分解能をアナロ グ出力信号に与える。従って、アナログ出力は向上された分解能（または線形性 ）を有するので、良好なグリッチ・エネルギ性能を有する低ビットＤＡＣをＤＡ Ｃ３００で利用できる。 好適な実施例では、ＤＡＣ３００は、適切な動作を維持するため周期的に校正 される。好適な実施例では、この校正は、第１ＤＡＣ３０６および第２ＤＡＣ３ １５に入力されるデジタルＤＣソースに基づいて行われるが、別の実施例では、 μＰ３２１によって用いられる校正ソースとして、正弦ソースまたは雑音ソース を構成してもよい。さらに、ＤＡＣ３００を校正するため、μＰ３２１はデジタ ル化段ランプ（digitized stepped ramp）（すなわち、二進数によって表される 増分デジタル入力）を、好適な実施例では１０ビット粗ＤＡＣ３０６である第１ ＤＡＣと、好適な実施例では１０ビット微ＤＡＣ３１５である第２ＤＡＣの入力 に印加する。また、μＰ３２１は、高分解能・高線形性のアナログ／デジタル変 換器（ＡＤＣ）３２４の出力を監視する。好適な実施例では、ＡＤＣ３２４は、 １６ビットＡＤＣであるが、Ｎを粗ＤＡＣ３１５のビット数（すなわち、好適な 実施例では１０）よりも大きい数として、ＮビットＡＤＣでもよい。ＡＤＣ３２ ４の出力は、加算回路３０９による粗ＤＡＣ３０６と微ＤＡＣ３１５の出力の和 のデジタル化出力を表す。ランプ が増加されると、粗ＤＡＣ３０６および微ＤＡＣ３１５の線形性は、ＤＡＣ３１ ５に入力されるデータを出力するエラー・テーブル３１２に値を入力することに よって、決定・訂正される。訂正データのエラー・テーブル３１２内の位置はア ドレスによって決められ、このアドレスは、対応するデジタル入力ワードの二進 値である。この校正手順中に、μＰ３２１は、制御信号によりマルチプレクサ３ ０３にランプ・データ入力を受け取らせる。 好適な実施例では、エラー・テーブル３１２は６４Ｋｘ１０ビットのランダム ・アクセス・メモリ（ＲＡＭ）であるが、任意の容量のＲＡＭを利用してもよい 。校正中に線形増分（linear increment）を設定する一般的な方法は、エラー・ テーブル３１２にある中間値（例えば、１０ビットＲＡＭの場合、５１２）を入 れる。そのとき、ＤＡＣ３０６への入力はすべて１にして、最大出力を与え、次 にすべて０にして、最小出力を与えることができる。これらの極値で、線形ラン プは、２^N増分の期待値（Ｎは、粗ＤＡＣのワード・サイズで、好適な実施例で は１０ビット・ワード・サイズである）を生成する。このランプが粗ＤＡＣ３０ ６に印加されると、微ＤＡＣ３１５の入力３０８は、値をエラー・テーブル３１ ２に格納することによって調整される。従って、全出力は、高分解能ＡＤＣ３２ ４の線形性によって与えられる制限内で、算出された線形増分に等しくできる。 すべての可能なデジタル入力ワードがこのように特徴づけられると、μＰ３２１ は、 制御信号を介して、マルチプレクサ３０３に、ＤＡＣ３００に対して外部の回路 からデジタル入力ワードを入力させる。デジタル入力がさまざまな内容のワード をとると、微ＤＡＣ３１５は、エラー・テーブル３１２の内容によって決定され るように、線形スケールに対して訂正を行う。 デジタル入力ワードがＤＡＣ３００に入力されると、粗ＤＡＣ３０６は、デジ タル入力ワードの一部を入力として抽出し、第１アナログ信号を出力する。この 時点で、エラー・テーブル３１２は、デジタル入力ワードと第１アナログ信号３ ０７とに関連する所定の格納された値（訂正データ）を格納しており、これはエ ラー・テーブル３１２に入力されるアドレスに基づいて取り出すことができる。 微ＤＡＣ３１５は、エラー・テーブル３１２内の所定の格納された値に関連する エラー・ワード３０８を入力として有する。この時点で、微ＤＡＣ３１５は第２ アナログ信号３１１を出力し、この信号は加算回路３０９を介して第１アナログ 信号３０７と加算され、アナログ出力信号となる。好適な実施例では、第２アナ ログ信号３１１は減衰器３１８によって減衰されるため、粗ＤＡＣ３０６および 微ＤＡＣ３１５とを共通部品として購入でき、ＤＡＣ３００内で異なる動作用に 利用できる。また、好適な実施例では、所定の格納された値は、デジタル入力ワ ードと第１アナログ信号３０７のデジタル値（ＡＤＣ３２４からのデジタル化出 力）との間の差に関連する。この時点で、加算回路３０９による加算の後、生成 されたアナログ出力信 号は、第１アナログ信号３０７だけに比べて、デジタル入力ワードをより正確に 表す。 この正確な表現は、本発明による信号３０７と３１１の和を表す第４図からよ り明確に把握できる。第４図は、粗ＤＡＣ３０６からの出力信号３０７を示し、 これは、あるデジタル入力ワードに対して、理想ＤＡＣに関する第１図に示す曲 線からはるかに離れたアナログ出力を生成する。また、第４図は、対応するデジ タル入力ワードに対する微ＤＡＣ３１５からの出力信号３１１も示す。２つの信 号３０７，３１１が加算されると、その和は、第１図に示す理想ＤＡＣの曲線に 極めて近いことが第４図に示される。明確にわかるように、加算後のアナログ出 力信号は、第１アナログ信号３０７のみに比べて、デジタル入力ワードをより正 確に表す（すなわち、より線形であり、より正確である）。 第５図は、本発明によるＤＡＣ５００の別の実施例を示す。この実施例では、 エラー・テーブル３１２およびμＰ３２１の代わりにデジタル信号プロセッサ（ ＤＳＰ）５０３が用いられる。ＤＳＰ５０３は、エラー・ワードを格納または算 出し、デジタル入力ワードによって表されるアドレスでアドレス指定されたとき に、このエラー・ワードを与える。利用可能な一般的なＤＳＰ５０３として、モ トローラ５６０００がある。この構成では、ＤＡＣ５００の校正および動作は前 述のものと同じである。 本発明について特定の実施例および別の実施例を参照して 図説してきたが、発明の精神および範囲から逸脱せずに、形式および詳細の点で さまざまな変更が可能なことが当業者に理解される。

Claims (1)

1. 【特許請求の範囲】 １．デジタル入力ワードからアナログ出力信号を生成する装置であって： 前記デジタル入力ワードの一部を入力として有し、第１アナログ信号を出力す る第１デジタル／アナログ変換器（ＤＡＣ）； 前記デジタル入力ワードおよび前記第１アナログ信号に関連する所定の格納さ れた値を有するエラー・テーブル； 前記所定の格納された値に関連するエラー・ワードを入力として有し、第２ア ナログ信号を出力する第２デジタル／アナログ変換器（ＤＡＣ）；および 前記第１アナログ信号と前記第２アナログ信号とを加算して、前記アナログ出 力信号を生成する加算回路； によって構成されることを特徴とする装置。 ２．前記デジタル入力ワードおよび前記第１アナログ信号に関連する前記所定の 格納された値は、前記デジタル入力ワードと前記第１アナログ信号のデジタル表 現との間の差に関連する所定の格納された値をさらに含んで構成されることを特 徴とする請求項１記載の装置。 ３．前記の生成されたアナログ出力信号は、前記第１アナログ信号に比べて、前 記デジタル入力ワードをより正確に表すことを特徴とする請求項１記載の装置。 ４．デジタル入力ワードからアナログ出力信号を生成する装 置であって： 前記デジタル入力ワードの一部を入力として有し、第１アナログ信号を出力す る第１デジタル／アナログ変換器（ＤＡＣ）； 前記第１デジタル／アナログ変換器に結合され、前記第１アナログ信号をデジ タル監視ワードに変換するアナログ／デジタル変換器； 前記アナログ／デジタル変換器に結合され、前記デジタル入力ワードおよび前 記デジタル監視ワードに関連するエラー・ワードを与えるコントローラ； 前記エラー・ワードを入力として有し、第２アナログ信号を出力する第２デジ タル／アナログ変換器（ＤＡＣ）；および 前記第１アナログ信号と前記第２アナログ信号とを加算して、前記アナログ出 力信号を生成する加算回路； によって構成されることを特徴とする装置。 ５．エラー・ワードを与える前記コントローラは： 前記エラー・ワードを生成するマイクロプロセッサ；および 前記マイクロプロセッサに結合され、前記エラー・ワードを格納し、かつ前記 デジタル入力ワードによって表されるアドレスでアドレス指定されたときに前記 エラー・ワードを与えるエラー・テーブル； をさらに含んで構成されることを特徴とする請求項４記載 の装置。 ６．エラー・ワードを与える前記コントローラは、前記エラー・ワードを格納ま たは算出し、かつ前記デジタル入力ワードによって表されるアドレスでアドレス 指定されたときに前記エラー・ワードを与えるデジタル信号プロセッサ（ＤＳＰ ）をさらに含んで構成されることを特徴とする請求項４記載の装置。 ７．デジタル入力ワードからアナログ出力信号を生成する方法であって： 前記デジタル入力ワードの一部を第１アナログ信号に変換する段階； 前記デジタル入力ワードおよび前記第１アナログ信号に関連する所定の格納さ れた値を取り出す段階； 前記所定の格納された値に関連するエラー・ワードを第２アナログ信号に変換 する段階；および 前記第１アナログ信号と前記第２アナログ信号とを加算して、前記アナログ出 力信号を生成する段階； によって構成されることを特徴とする方法。 ８．前記デジタル入力値および前記第１アナログ信号に関連する前記所定の格納 された値は、前記第１入力ワードと前記第１アナログ信号のデジタル表現との間 の差に関連する所定の格納された値をさらに含んで構成されることを特徴とする 請求項７記載の方法。 ９．デジタル入力ワードからアナログ出力信号を生成する方 法であって： 前記デジタル入力ワードの一部を第１アナログ信号に変換する段階； 前記第１アナログ信号をデジタル監視ワードに変換する段階； 前記デジタル入力ワードおよび前記デジタル監視ワードに関連するエラー・ワ ードを与える段階； 前記エラー・ワードを第２アナログ信号に変換する段階；および 前記第１アナログ信号と前記第２アナログ信号とを加算して、前記アナログ出 力信号を生成する段階； によって構成されることを特徴とする方法。 １０．エラー・ワードを与える前記段階は、前記エラー・ワードを格納または算 出し、かつ前記デジタル入力ワードによって表されるアドレスでアドレス指定さ れたときに前記エラー・ワードを与える段階をさらに含んで構成されることを特 徴とする請求項９記載の方法。