RU2703228C1 - Способ нониусного цифроаналогового преобразования - Google Patents

Способ нониусного цифроаналогового преобразования Download PDF

Info

Publication number
RU2703228C1
RU2703228C1 RU2019107698A RU2019107698A RU2703228C1 RU 2703228 C1 RU2703228 C1 RU 2703228C1 RU 2019107698 A RU2019107698 A RU 2019107698A RU 2019107698 A RU2019107698 A RU 2019107698A RU 2703228 C1 RU2703228 C1 RU 2703228C1
Authority
RU
Russia
Prior art keywords
analog
signal
control word
conversion
output
Prior art date
Application number
RU2019107698A
Other languages
English (en)
Inventor
Юрий Александрович Никитин
Original Assignee
Юрий Александрович Никитин
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Юрий Александрович Никитин filed Critical Юрий Александрович Никитин
Priority to RU2019107698A priority Critical patent/RU2703228C1/ru
Application granted granted Critical
Publication of RU2703228C1 publication Critical patent/RU2703228C1/ru
Priority to US17/439,607 priority patent/US11689212B2/en
Priority to PCT/RU2020/050050 priority patent/WO2020190177A1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H03M1/68—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H03M1/661—Improving the reconstruction of the analogue output signal beyond the resolution of the digital input signal, e.g. by interpolation, by curve-fitting, by smoothing
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/66—Digital/analogue converters
    • H03M1/68—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits
    • H03M1/687—Segmented, i.e. the more significant bit converter being of the unary decoded type and the less significant bit converter being of the binary weighted type

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Analogue/Digital Conversion (AREA)

Abstract

Изобретение относится к технике преобразования электрических сигналов, в частности к преобразованию цифровой информации в аналоговый сигнал. Техническим результатом является повышение точности. Способ содержит этапы, на которых преобразуют опорный сигнал Y c помощью управляющего слова Х=М+a -αN длины ψ=α+β, где М старшие разряды длины α управляющего слова X, a a -αN младшие разряды длины β управляющего слова X, причем α≈β, а над аналоговым сигналом Z осуществляют два параллельных преобразования, причем при первом преобразовании первый выходной аналоговый сигнал Z1 пропорционален управляющему слову М длины α разрядов, а при втором преобразовании второй выходной аналоговый сигнал Z2 пропорционален управляющему слову N длины β разрядов, перед упомянутыми параллельными преобразованиями осуществляют цифровое умножение младших a -αN разрядов управляющего слова X в а α раз, а также производят суммирование преобразованных аналоговых сигналов Z1 и Z2 в выходной аналоговый сигнал Z0, при этом α старших разрядов управляющего слова X и полученные после умножения в а α раз β младших разрядов a -αN управляющего слова X подвергают алгебраическому суммированию в соответствии с формулой Q=М±N, после чего цифровой код Q преобразуют из опорного сигнала Y1 в аналоговый сигнал Z1, а цифровой код N преобразуют из опорного сигнала Y2 в аналоговый сигнал Z2, при этом опорные сигналы Y1 и Y2 связаны соотношением Y2=Y1(1±a -α), где а - основание системы счисления, α - число разрядов, на которое сдвинут код управления a -αN. 3 з.п. ф-лы, 3 ил., 7 табл.

Description

Изобретение относится к технике преобразования электрических сигналов, в частности, к преобразованию цифровой информации в аналоговый сигнал.
Известны два основных способа цифроаналогового преобразования:
в одном из которых производят суммирование единичных эталонных сигналов, а в другом - суммирование эталонных сигналов, веса которых отличаются.
В первом способе при формировании выходного аналогового сигнала и при использовании двоичного кода управления используется только одна эталонная величина весом в один квант (см. 1. Титце У., Шенк К. Полупроводниковая схемотехника: Справочное руководство. Пер. с нем. - М. Мир, 1982. - 512 с. Стр. 444, рис. 24.1 и стр. 245 рис. 24.2).
Во втором способе применяются эталонные сигналы с весами, зависящими от номера разряда, и в суммировании участвуют только те эталонные сигналы, для которых в соответствующем разряде входного кода имеется единица при использовании двоичного кода управления или значащая цифра, отличная от нуля при недвоичном коде управления, например, от 1 до 9 при декадном коде управления (см. 2. Титце У., Шенк К. Полупроводниковая схемотехника: Справочное руководство. Пер. с нем. - М. Мир, 1982. - 512 с. Стр. 446, рис. 24.3, стр. 446, рис. 24.5).
В упомянутых цифроаналоговых преобразователях из опорного сигнала Y формируют эталонные величины, соответствующие значениям разрядов входного кода управления X, которые суммируют и образуют дискретные значения выходной аналоговой величины Z.
Принцип способа цифроаналогового преобразования можно представить в виде, показанном на фиг. 1.
Рассмотрим параллельный цифро-аналоговый преобразователь (ЦАП), представленный на фиг. 1, который имеет вход единственного аналогового (опорного) сигнала Y - тока или напряжения, цифровые входы управления X, тактируемые во времени с интервалом t и выход аналогового сигнала Z - тока или напряжения, причем опорный Y и выходной Z сигналы могут быть как одинаковыми (ток или напряжение на входе и ток или напряжение на выходе), так и разными (напряжение или ток на входе - ток или напряжение на выходе).
Преобразование цифрового кода управления X в выходной аналоговый сигнал Z осуществляется за один или несколько тактов времени t, т.е. в предельном случае за один такт в аналоговую величину Z преобразуются все разряды управляющего слова X. Поэтому ЦАП_0, реализующий такой способ преобразования, называют параллельным.
Будем считать, что цифровой код управления позиционный, а система счисления с основанием а непринципиальна - она может быть двоичной (а=2), десятичной (а=10), шестнадцатеричной (а=16) или любой другой.
Например, цифровой двоичный код числа (слово) X, отнормированный к единице:
Figure 00000001
где а=2; qk∈[0,1]; ψ - число двоичных разрядов в слове X.
Для двоичного ЦАП выходной сигнал определяется следующим образом:
Z=hY(a k-12k-1+a k-22k-2+…+а 020),
где Y - опорный (эталонный) сигнал; q∈(а 0, а 1, …, a k-1)≡[0,1], - коэффициенты двоичных разрядов, принимающие значения «0» или «1»;
k=0, 1, … ψ-1 - номер двоичного разряда;
h - коэффициент пропорциональности.
В случае цифрового десятичного управляющего кода числа X, отнормированного к единице:
Figure 00000002
где а=10; qk∈[0.1, …, 9); ψ - число десятичных разрядов в слове X.
В цифроаналоговых преобразователях из опорного сигнала Y формируют эталонные сигналы, соответствующие значениям разрядов входного управляющего кода X, которые суммируют и образуют дискретные значения выходной аналоговой величины Z.
Внутреннее содержание ЦАП_0 и алгоритм его работы (внутреннего функционирования) для дальнейшего рассмотрения не имеет принципиального значения.
Аналоговый сигнал Z на выходе ЦАП_0 образуется из опорного аналогового сигнала Y на его входе с помощью управления ЦАП_0 цифровым кодом X длины ψ разрядов; при этом опорный сигнал Y - основа аналоговой мерной шкалы. Величина ступеньки (шага квантования) на выходе такого ЦАП_0 равна
s=Y/(а ψ-1).
В этом случае Z=Y×X и имеет место "классическое" преобразование X⇒Z, причем точность преобразования является линейной функцией точности элементарных электронных компонентов ЦАП_0 - резистивных (конденсаторных) матриц, ключей тока (напряжения) и т.д., т.е. определена технологией изготовления конкретной микросхемы ЦАП_0 и конечной точностью (разбросом) номинальных значений его внутренних элементов.
При рассмотренном преобразовании, как в первом, так и во втором способе возникают погрешности, вызванные изготовлением элементов ЦАП_0. Основными факторами погрешностей элементов являются:
технологический разброс параметров (точность изготовления);
влияние изменений окружающей среды (в основном температуры) - температурная стабильность;
изменение параметров во времени (старение);
воздействия внешних и внутренних шумов и помех.
Поэтому характеристики преобразования реальных ЦАП_0 отличаются от идеальных формой, значением ступеней и их расположением относительно осей координат.
Для увеличения точности преобразования можно усложнять внутреннюю структуру ЦАП_0, увеличивать точность и стабильность параметров используемых элементов, но только в пределах возможностей производства.
Указанные причины, а это, в конечном счете, технологические возможности производства, ограничивают максимально достижимую точность параллельного ЦАП_0, которая в настоящее время не превышает 20… 22 двоичных разрядов (бит) кода управления X.
Известен способ цифроаналогового преобразования, пример реализации которого приведен на фиг. 2, при этом используется исходный ЦАП_0, показанный на фиг. 1 (см. 3. Титце У., Шенк К. Полупроводниковая схемотехника: Справочное руководство. Пер. с нем. - М. Мир, 1982. - 512 с. Стр. 447, рис. 24.7).
На фиг. 2 показаны: ЦАП_2, ЦАП_4, на соответствующие входы которых подается опорный сигнал Y и тактирующий сигнал t, а на их входные шины поступают соответственно управляющие слова М длиной α разрядов и a -αN длиной β разрядов. Выход ЦАП_4 подключен ко входу аттенюатора 5, выход которого соединен с первым входом сумматора 3 сигналов, ко второму входу которого подключен выход ЦАП_2. На выходе сумматора 3 сигналов имеем результирующий аналоговый сигнал Z0.
В этом способе преобразования цифровое слово управления Х=М+a -αN длины ψ разрядов делится на два слова управления М и a -αN (желательно половинной длины ψ/2, но не обязательно): ψ=α+β, где α - число старших разрядов кода управления X, а β - число младших разрядов кода управления X. Тактируются оба ЦАП в одни и те же моменты времени t.
При данном преобразовании, как и у предыдущих аналогов, используется единственный опорный сигнал (мерная шкала) Y.
Младшие a -αN разряды длины β кода управления X умножаются в цифровом 1 умножителе в а α раз, образуя управляющее слово N длины β разрядов.
Первый ЦАП_2 преобразует управляющее слово М длины α разрядов в аналоговый сигнал Z1, второй ЦАП_4 преобразует управляющее слово N длины β разрядов в аналоговый сигнал Z2.
Величина ступеньки (шага квантования) на выходе ЦАП_2 равна s1=Y/a ∝>>Y/a ψ, а величина ступеньки (шага квантования) на выходе ЦАП_4 равна s2=Y/aβ>>Y/aψ. В случае α≈β величины ступенек s1≈s2.
При этом изменения величин (размах) выходного сигнала Z1 при изменении отнормированного к единице кода управления М от 0 до (1-a-α) на выходе ЦАП_2 будет равным Y(1-a-α), а размах выходного сигнала Z2 при изменении отнормированного к единице кода управления N от 0 до (1-a-β) на выходе ЦАП_4 будет равным Y(1-a-β).
Для того, чтобы уменьшить величину ступеньки выходного сигнала Z0 до исходного значения s=Y/aψ необходимо уменьшить размах выходного сигнала Z2 на выходе ЦАП_4 в а α раз с помощью аналогового аттенюатора 5 и сложить полученный сигнал Z3=Z2/aα с выходным сигналом ЦАП_2 Z1 (у которого величина ступеньки s1=Y/a∝) в сумматоре 3 сигналов.
На выходе сумматора 3 сигналов (фиг. 2) получим выходной сигнал Z0=Z1+Z3, который может изменяться от 0 до Y(1-a-ψ) с требуемым шагом квантования s=Y/aψ.
Точность преобразования опорного сигнала Y в аналоговую величину Z0 будет такой же, как у аналога, показанного на фиг. 1, но требования к точности ЦАП_4 будут уменьшены в а α раз.
Однако в рассмотренном способе цифроаналогового преобразования необходимо обеспечить высокую точность ЦАП_2 и аналогового аттенюатора 5, помещенного между выходом ЦАП_4 и входом сумматора 3 сигналов.
К этим двум аналоговым узлам структуры, показанным на фиг. 2, предъявляются такие же жесткие требования по точности, как и к ЦАП_0, показанному на фиг. 1. Точность ЦАП_2 и аттенюатора 5 будут ограничивать результирующую точность всего ЦАП, показанного на фиг. 2.
Способ преобразования, реализуемый в структуре параллельного ЦАП, приведенной на фиг. 2, примем за прототип.
Техническим результатом изобретения является повышение точности преобразования аналоговой величины с помощью цифровой обработки кода управления.
Достижение технического результата обеспечивается в предлагаемом способе нониусного цифроаналогового преобразования, при котором преобразуют опорный сигнал Y с помощью управляющего слова X=M+a -αN длины ψ=α+β, где М старшие разряды длины α управляющего слова X, а a -αN младшие разряды длины β управляющего слова X, причем α≈β, а над аналоговым сигналом Z осуществляют два параллельных преобразования, причем при первом преобразовании первый выходной аналоговый сигнал Z1 пропорционален управляющему слову M длины а разрядов, а при втором преобразовании второй выходной аналоговый сигнал Z2 пропорционален управляющему слову N длины β разрядов, при этом перед упомянутыми параллельными преобразованиями осуществляют цифровое умножение младших a -αN разрядов управляющего слова X в а α раз (сдвиг влево на а разрядов), а также производят суммирование преобразованных аналоговых сигналов Z1 и Z2 в выходной аналоговый сигнал Z0, отличающемся тем, что α старших разрядов управляющего слова X и полученные после умножения в а α раз β младших разрядов a -αN управляющего слова X подвергают алгебраическому (арифметическому с учетом знака) суммированию в соответствии с формулой Q=M±N, после чего цифровой код Q преобразуют из опорного (эталонного) сигнала Y1 в аналоговый сигнал Z1, а цифровой код N преобразуют из опорного (эталонного) сигнала Y2 в аналоговый сигнал Z2, при этом опорные сигналы Y1 и Y2 связаны соотношением
Y2=Y1(1±a -α),
где а - основание системы счисления, α - число разрядов, на которое сдвинут код управления a -αN, после чего производят упомянутое суммирование преобразованных аналоговых сигналов Z1 и Z2 в выходной сигнал Z0.
При этом при параллельных преобразованиях аналоговых сигналов Z1 и Z2 в выходной сигнал Z0 масштаб преобразований выбран одинаковым.
При алгебраическом суммировании кода управления M и кода управления N в соответствии с формулой Q=M+N осуществляют их арифметическое суммирование, а аналоговое преобразование выходных сигналов Z1 и Z2 производят путем их вычитания, причем опорный сигнал Y2 формируют в соответствии с выражением
Y2=Y1(1-a -α);
При алгебраическом суммировании кода управления M и кода управления N, в соответствии с формулой Q=M-N осуществляют их арифметическое вычитание, а аналоговое преобразование выходных сигналов Z1 и Z2 производят путем их суммирования, причем опорный сигнал Y2 формируют в соответствии с выражением
Y2=Y1(1+a -α),
Поясним достижение технического результата в предлагаемом способе указанными выше отличиями.
В основу предлагаемого способа положен принцип нониусного преобразования - использование двух мерных шкал, находящихся в дробно- кратном соотношении, т.е. осуществление пары преобразований X⇒Z1; X⇒Z2; Z1, Z2⇒Z0.
Иными словами, присутствует пара мерных шкал (опорных сигналов Y), связанных зависимостью:
Y2=Y1(1±a -α),
при этом структуру числа X представляют в виде (разбиение искусственное):
Х=Хα+βХα+β-1…Х2Х1≡Ma-∝N,
где М группа старших разрядов длины α и a -αN группа младших разрядов длины β числа X в выбранной системе счисления. Практически, число N есть результат умножения числа a -αN в а α раз, (сдвинутое на а разрядов влево), т.е. умноженное цифровым способом в а α раз. Тогда можно записать:
Q=M±N;
Figure 00000003
Figure 00000004
Figure 00000005
При этом должно соблюдаться условие:
при арифметическом суммировании цифровых кодов управления M и N, сигналы Z1 и Z2 в выходном аналоговом сумматоре должны вычитаться, как и второй опорный сигнал Y2=Y1(1-a -α), в соответствии с выражением:
Figure 00000006
при арифметическом вычитании цифровых кодов управления M и N, сигналы Z1 и Z2 в выходном аналоговом сумматоре должны складываться, как и второй опорный сигнал Y2=Y1(1+a-α), в соответствии с выражением:
Figure 00000007
Как следует из приведенных формул данные преобразования приводят к одинаковому результату, что обеспечивает требуемую точность преобразования цифрового кода управления X в аналоговую величину Z0.
Figure 00000008
Структурная схема одного из возможных вариантов построения нониусного цифроаналогового преобразователя (ЦАП), реализующего предлагаемый способ, приведена на фиг. 3, на которой показан арифметический сумматор 6, на соответствующие входы которого поступают α старших разрядов и β младших разрядов управляющего слова X, причем младшие a -αN разрядов перед этим подверглись цифровому умножению в а α раз (сдвиг влево на α разрядов) с помощью цифрового умножителя 7. На фиг. 3 также имеются источник 8 опорного сигнала Y1, источник 9 опорного сигнала Y2, ЦАП_10, аналоговый сумматор 11 и ЦАП_12. При этом выходная шина арифметического сумматора 6 подключена к соответствующей входной шине управления ЦАП_10, к другому входу которого подключен выход источника 8 опорного сигнала Y1. Выход ЦАП_10 соединен с соответствующим входом аналогового 11 сумматора, к другому входу которого подключен выход ЦАП_12, на входную шину управления которого поданы a -αN младших разрядов управляющего слова X; подвергшихся цифровому умножению в а α раз (сдвиг влево на α разрядов) с помощью цифрового умножителя 7, а другой вход ЦАП_12 соединен с выходом источника 9 опорного сигнала Y2. На выходе аналогового сумматора 11 имеем выходной аналоговый сигнал Z0.
Предлагаемый способ осуществляется в данном варианте построения нониусного цифроаналогового преобразователя следующим образом.
На входные шины арифметического сумматора 6 и цифрового умножителя 7 поступают α старших разрядов и β младших разрядов числа X соответственно, являющихся управляющим словом M и управляющим словом a -αN соответственно. В цифровом умножителе 7 осуществляется умножение β младших разрядов в а α раз, и результат умножения -управляющее слово N поступает на вторую входную шину арифметического сумматора 6 и на входную шину ЦАП_12, на вход которого поступает также опорный сигнал Y2=Y1(1±a -α), при этом в арифметическом сумматоре 6 осуществляется алгебраическое суммирование (арифметическое с учетом знака) α старших разрядов и полученных после умножения в а α раз β младших разрядов числа X в соответствии с формулой Q=М+N, результат суммирования поступает на входную шину ЦАП_10, на вход которого поступает также опорный сигнал Y1. Цифровой код Q в ЦАП_10 преобразуется из опорного сигнала Y1 в аналоговый сигнал Z1, а цифровой код N в ЦАП_12 преобразуется из опорного сигнала Y2 в аналоговый сигнал Z2.
В аналоговом сумматоре 11 осуществляется суммирование преобразованных аналоговых сигналов Z1 и Z2, которые поступают на соответствующие входы аналогового сумматора 11, в выходной аналоговый сигнал Z0.
В качестве числового примера рассмотрим вариант нониусного преобразования десятичного числа Х(10)↔(M+10-1N)(10) в абстрактный аналоговый параметр Z.
Поскольку система счисления десятичная, двухразрядное цифровое слово X(10) разбиваем на два одноразрядных - М и N, а опорные сигналы Y примут вид: Y1=1,0; Y2=1,1×Y1.
Характерных вариантов будет два: для случая М1>N и для случая М2<N. Пусть М1=8 и М2=3, a N принимает значения от 0 до 9. Сведем этапы вычислений и преобразований в табл. 1 и табл. 2.
Figure 00000009
Figure 00000010
Единственными узлами нониусного ЦАП (фиг. 3), к которым следует предъявить жесткие требования по обеспечению точности, являются выходной аналоговый сумматор 11 и источники 8 и 9 опорных сигналов Y1_ и Y2_ соответственно, причем трудности по их реализации не являются непреодолимыми, более того, стандартными для (высоко) прецизионной электроники.
Так, например, при двадцатиразрядном входном двоичном слове (α=β=10) и Y1=10 В, требуемая относительная точность аналогового сумматора 11 и источника 8 опорного сигнала Y1 δа≤2-20≈10-6 (абсолютная точность - 9,5 мкВ), что вполне реализуемо на современной элементной базе.
В случае Y2=0,9×Y1 и при тех же числовых параметрах, получим:
Figure 00000011
Figure 00000012
Следует также помнить, что в обоих рассматриваемых случаях разрядность первого ЦАП_10 должна быть на единицу больше разрядности второго ЦАП_12, иными словами, при равной разрядности ЦАП_10 и ЦАП_12 длина β управляющего слова N и слова X02=N-1. В результате, при использовании двух ЦАП равной разрядности β (и точности а -1), результирующая точность будет не лучше δ≥(2β-1)-1.
Выборочно проверим первый алгоритм преобразования для четырехразрядного десятичного числа, сведя результаты в таблицу 5.
Figure 00000013
Последний вопрос - неравная разрядность N и М при (N+М)≡1 (mod2), т.е. при X нечетном, а именно, случай М=N-1. Составим еще две таблицы 6 и 7 - для первого и второго вариантов преобразования:
Figure 00000014
Figure 00000015
В предлагаемом способе преобразования при любом соотношении чисел N и М происходит потеря всего лишь одного разряда при росте точности цифроаналогового преобразования в ≈ а α раз, т.к. происходит значительное уменьшение погрешности, а значит, увеличение точности преобразования параллельного цифроаналогового преобразования без ужесточения требований к технологии изготовления элементов ЦАП.
Еще раз обратим внимание на следующее обстоятельство: при использовании любого метода цифроаналогового преобразования (двойного и более интегрирования, сигма-дельта, конвейерного, последовательного приближения, нониусного и т.д.) требования к точности аналоговых узлов определены только требуемой точностью преобразования.
Весовой вклад отдельных аналоговых элементов цифроаналогового преобразователя, реализующего предлагаемый способ, в бюджет допустимых погрешностей устройства в целом зависит от конкретной схемотехнической реализации. И, разумеется, действует известное правило:
чем жестче требования к точности преобразования, тем (как минимум, линейно) жестче требования к аналоговым узлам.
Требования к точности и стабильности источников опорных напряжений (токов) и аналоговых алгебраических сумматоров входных/выходных напряжений (токов) инвариантны выбранному методу преобразования, а их вклад невелик.
Основной вклад в бюджет погрешностей вносит собственно ЦАП (который присутствует в структуре нониусного цифроаналогового преобразования в явном или неявном виде) посредством погрешностей ключей тока/напряжения и R (С) - матриц.
Применение одинаковых резисторов позволяет существенно улучшить точность по сравнению с обычным взвешивающим ЦАП, так как сравнительно просто изготовить набор прецизионных элементов с одинаковыми параметрами. ЦАП типа R-2R позволяют отодвинуть, но не снять, ограничения по разрядности. С лазерной подгонкой пленочных резисторов, расположенных на одной подложке гибридной микросхемы, можно достигнуть точности ЦАП 20-22 бита.
Поэтому ослабление требований к ЦАП в виде уменьшения требуемого числа разрядов ψ управляющего слова X при сохранении конечной точности преобразования так важно для практики.
Рассмотрим пример выполнения элементов в структурной схеме при реализации предлагаемого способа преобразования.
Арифметический сумматор 6 может быть выполнен на микросхемах арифметического сумматора К555ИМ3 (SN7483) или на микросхеме арифметическо-логического устройства КР1533ИП3.
В качестве ЦАП 10 и 12 может быть использована микросхема двойного ЦАП AD5763 …
Источники 8 и 9 опорных сигналов могут быть выполнены на микросхемах LT6657 (прецизионный источник напряжения) или LT3092 (прецизионный источник тока).
Для осуществления цифрового умножения в α раз N младших разрядов управляющего слова X (сдвиг влево на α разрядов) можно использовать микросхемы регистров сдвига - универсальных регистров КР1533ИР8 (SN74HC164).

Claims (8)

1. Способ нониусного цифроаналогового преобразования, при котором преобразуют опорный сигнал Y с помощью управляющего слова X=М+a -αN длины ψ=α+β, где М старшие разряды длины α управляющего слова X, а а -αN младшие разряды длины β управляющего слова X, причем α≈β, а над аналоговым сигналом Z осуществляют два параллельных преобразования, причем при первом преобразовании первый выходной аналоговый сигнал Z1 пропорционален управляющему слову М длины α разрядов, а при втором преобразовании второй выходной аналоговый сигнал Z2 пропорционален управляющему слову N длины β разрядов, при этом перед упомянутыми параллельными преобразованиями осуществляют цифровое умножение младших a -αN разрядов управляющего слова X в а α раз, а также производят суммирование преобразованных аналоговых сигналов Z1 и Z2 в выходной аналоговый сигнал Z0, отличающийся тем, что α старших разрядов управляющего слова X и полученные после умножения в а α раз β младших разрядов a -αN управляющего слова X подвергают алгебраическому суммированию в соответствии с формулой Q=М±N, после чего цифровой код Q преобразуют из опорного сигнала Y1 в аналоговый сигнал Z1, а цифровой код N преобразуют из опорного сигнала Y2 в аналоговый сигнал Z2, при этом опорные сигналы Y1 и Y2 связаны соотношением
Y2=Y1(1±а -α),
где а - основание системы счисления, α - число разрядов, на которое сдвинут код управления a -αN, после чего производят упомянутое суммирование преобразованных аналоговых сигналов Z1 и Z2 в выходной сигнал Z0.
2. Способ по п. 1, отличающийся тем, что при параллельных преобразованиях аналоговых сигналов Z1 и Z2 в выходной сигнал Z0 масштаб преобразований выбран одинаковым.
3. Способ по п. 1, отличающийся тем, что при алгебраическом суммировании кода управления М и кода управления N в соответствии с формулой Q=М+N осуществляют их арифметическое суммирование, а аналоговое преобразование выходных сигналов Z1 и Z2 производят путем их вычитания, причем опорный сигнал Y2 формируют в соответствии с выражением
Y2=Y1(1-a -α);
4. Способ по п. 1, отличающийся тем, что при алгебраическом суммировании кода управления М и кода управления N, в соответствии с формулой Q=М-N осуществляют их арифметическое вычитание, а аналоговое преобразование выходных сигналов Z1 и Z2 производят путем их суммирования, причем опорный сигнал Y2 формируют в соответствии с выражением
Y2=Y1(1+а -α),
RU2019107698A 2019-03-18 2019-03-18 Способ нониусного цифроаналогового преобразования RU2703228C1 (ru)

Priority Applications (3)

Application Number Priority Date Filing Date Title
RU2019107698A RU2703228C1 (ru) 2019-03-18 2019-03-18 Способ нониусного цифроаналогового преобразования
US17/439,607 US11689212B2 (en) 2019-03-18 2020-03-18 Method of Vernier digital-to-analog conversion
PCT/RU2020/050050 WO2020190177A1 (en) 2019-03-18 2020-03-18 Method of vernier digital-to-analog conversion

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
RU2019107698A RU2703228C1 (ru) 2019-03-18 2019-03-18 Способ нониусного цифроаналогового преобразования

Publications (1)

Publication Number Publication Date
RU2703228C1 true RU2703228C1 (ru) 2019-10-15

Family

ID=68280358

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2019107698A RU2703228C1 (ru) 2019-03-18 2019-03-18 Способ нониусного цифроаналогового преобразования

Country Status (3)

Country Link
US (1) US11689212B2 (ru)
RU (1) RU2703228C1 (ru)
WO (1) WO2020190177A1 (ru)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SU1327294A1 (ru) * 1985-07-08 1987-07-30 Рязанский Радиотехнический Институт Устройство дл цифроаналогового преобразовани
SU1547067A1 (ru) * 1987-11-20 1990-02-28 Пензенский Политехнический Институт Устройство цифроаналогового преобразовани
US6362764B1 (en) * 1999-08-05 2002-03-26 Yamaha Corporation Digital to analog conversion apparatus and method with cross-fading between new and old data
JP2008153928A (ja) * 2006-12-18 2008-07-03 Toshiba Corp Ｄ／ａ変換器およびこの変換器による磁気共鳴イメージング装置
RU2339159C1 (ru) * 2007-04-09 2008-11-20 Государственное образовательное учреждение высшего профессионального образования Уфимский государственный авиационный технический университет Функциональный цифроаналоговый преобразователь

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57194625A (en) * 1981-05-27 1982-11-30 Nec Corp Digital to analog converter
US5451946A (en) * 1993-06-28 1995-09-19 Motorola Inc. Apparatus and method for producing an analog output signal from a digital input word
TWI404073B (zh) * 2009-01-22 2013-08-01 Univ Nat Taiwan Science Tech 數位至時間轉換器與數位至時間轉換方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
SU1327294A1 (ru) * 1985-07-08 1987-07-30 Рязанский Радиотехнический Институт Устройство дл цифроаналогового преобразовани
SU1547067A1 (ru) * 1987-11-20 1990-02-28 Пензенский Политехнический Институт Устройство цифроаналогового преобразовани
US6362764B1 (en) * 1999-08-05 2002-03-26 Yamaha Corporation Digital to analog conversion apparatus and method with cross-fading between new and old data
JP2008153928A (ja) * 2006-12-18 2008-07-03 Toshiba Corp Ｄ／ａ変換器およびこの変換器による磁気共鳴イメージング装置
RU2339159C1 (ru) * 2007-04-09 2008-11-20 Государственное образовательное учреждение высшего профессионального образования Уфимский государственный авиационный технический университет Функциональный цифроаналоговый преобразователь

Also Published As

Publication number Publication date
WO2020190177A9 (en) 2021-01-28
US11689212B2 (en) 2023-06-27
US20220200621A1 (en) 2022-06-23
WO2020190177A1 (en) 2020-09-24
WO2020190177A4 (en) 2020-12-17

Similar Documents

Publication Publication Date Title
Soenen et al. An architecture and an algorithm for fully digital correction of monolithic pipelined ADCs
US9041569B2 (en) Method and apparatus for calibration of successive approximation register analog-to-digital converters
Hamoui et al. High-order multibit modulators and pseudo data-weighted-averaging in low-oversampling/spl Delta//spl Sigma/ADCs for broad-band applications
US7501965B2 (en) Correcting for errors that cause generated digital codes to deviate from expected values in an ADC
CN107135000B (zh) 模数转换器中的电容器顺序确定
Galton et al. A rigorous error analysis of D/A conversion with dynamic element matching
US11870456B2 (en) Analog-to-digital conversion circuit with improved linearity
US20210159906A1 (en) Analog to digital converter
TWI400887B (zh) 類比數位轉換器
Suzuki et al. Robust cyclic ADC architecture based on β-expansion
Chang et al. Radix-based digital calibration techniques for multi-stage recycling pipelined ADCs
Budanov et al. An 8-bit analog-to-digital converter with a novel encoder using 90 nm CMOS
RU2703228C1 (ru) Способ нониусного цифроаналогового преобразования
Platonov et al. Principles of optimisation, modelling and testing of intelligent cyclic A/D converters
CN100514863C (zh) 集成的数字校准电路和数模转换器(dac)
RU2726911C1 (ru) Способ нониусного цифроаналогового преобразования
Peng et al. A low-power low-cost on-chip digital background calibration for pipelined ADCs
TWI645684B (zh) 三角積分調變器
Zhuang et al. Cost-effective accurate DAC-ADC co-testing and DAC linearization
Kaur et al. Fast digital foreground gain error calibration for pipelined ADC
Arias et al. Nonlinearity correction for multibit/spl Delta//spl Sigma/DACs
Liang et al. A 1.5-bit/stage pipeline ADC with FFT-based calibration method
Soenen et al. A fully digital self-calibration method for high resolution, pipelined A/D converters
Taherzadeh-Sani et al. Power Optimization of Pipelined ADCs with High-Order Digital Gain Calibration
Darko et al. A Low-Cost Direct Digital Synthesis Based On-Chip Waveform Generation for Analog/Mixed Signal BIST Applications