TWI645684B - 三角積分調變器 - Google Patents

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Abstract

一種三角積分調變器包含積分器、量化器、隨機化電路以及數位類比轉換器電路。積分器用以對類比訊號積分，以產生第一訊號，其中類比訊號為輸入訊號與第二訊號之總和。量化器耦接積分器，並用以量化第一訊號以產生數位訊號，其中數位訊號具有複數位元。隨機化電路耦接量化器，並用以隨機化數位訊號的該些位元中的部分位元，以產生複數個控制訊號。數位類比轉換器電路耦接該量化器以及隨機化電路，並用以根據該些第一控制訊號與該數位訊號的該些位元中的剩餘位元產生第二訊號。

Description

三角積分調變器
本案是有關於一種三角積分調變器，且特別是有關於採用隨機化技術的三角積分調變器。
三角積分調變器常應用於高速以及高解析度的數位類比轉換應用中。為了能夠同時符合高速以及高解析度的需求，數位類比轉換器中常採用不同的校正機制，以校正其內部電路非線性的問題。然而，隨著解析度的要求越來越高，數位類比轉換轉換器的電路面積也越來越大，且數位類比轉換器與/或校正機制裡的臨界路徑越來越長。如此，數位類比轉換器在實現上較難符合當前的速度與解析度要求。
為了解決上述問題，本案之一態樣提供一種三角積分調變器，其包含積分器、量化器、隨機化電路以及數位類比轉換器電路。積分器用以對類比訊號積分，以產生第一訊號，其中類比訊號為輸入訊號與第二訊號之總和。量化器耦接積分器，並用以量化第一訊號以產生數位訊號，其中數位訊號具有複數位元。隨機化電路耦接量化器，並用以隨機化數位訊 號的該些位元中的部分位元，以產生複數個第一控制訊號。數位類比轉換器電路，耦接量化器以及隨機化電路，並用以根據該些第一控制訊號與該數位訊號的該些位元中的剩餘位元產生該第二訊號。
綜上所述，本案提供的三角積分調變器100可僅針對量化器輸出之部分位元進行隨機化，以節省電路面積並同時滿足高速操作的需求。
100‧‧‧三角積分調變器
110‧‧‧積分器
120‧‧‧量化器
130‧‧‧隨機化電路
140‧‧‧數位類比轉換器電路
141、142‧‧‧數位類比轉換器
141A‧‧‧單位元件
S-M、S-L‧‧‧電流
SI‧‧‧輸入訊號
S1、S2‧‧‧訊號
SA‧‧‧類比訊號
D[n]‧‧‧數位訊號
MSB‧‧‧最高有效位元
LSB‧‧‧最低有效位元
SC‧‧‧控制訊號
150‧‧‧加法器
210‧‧‧桶式移位器
211、212、213‧‧‧移位器
220‧‧‧暫存器
230‧‧‧控制電路
231‧‧‧編碼器
232‧‧‧加法器
CLK‧‧‧時脈訊號
233、340‧‧‧暫存器
S3、S4‧‧‧訊號
C0、C1、C2‧‧‧控制訊號
320‧‧‧編碼器
310‧‧‧指示器
SEL1、SEL2‧‧‧選擇訊號
330‧‧‧多工器電路
SEL6、SEL7‧‧‧選擇訊號
SP1、SP2‧‧‧輸入式樣
SC1~SC7‧‧‧控制訊號
SP6、SP7‧‧‧輸入式樣
340‧‧‧暫存器
SS1~SS7‧‧‧移位訊號
240‧‧‧映射電路
F1、F2、F3‧‧‧位元
130A-1、130B‧‧‧隨機化電路
130A-2‧‧‧隨機化電路
t1~t7‧‧‧數位碼
本揭示內容所附圖式之說明如下：第1圖為根據本揭示內容的一些實施例所繪示之三角積分調變器的示意圖；第2A圖為根據本揭示內容的一些實施例所繪示之第1圖中隨機化電路的電路示意圖；第2B圖為根據本揭示內容的一些實施例所繪示之第1圖中隨機化電路的電路示意圖；以及第3圖為根據本揭示內容的一些實施例所繪示之第1圖中的隨機化電路的電路示意圖。
下文係舉實施例配合所附圖式作詳細說明，但所提供之實施例並非用以限制本案所涵蓋的範圍，而結構操作之描述非用以限制其執行之順序，任何由元件重新組合之結構，所產生具有均等功效的裝置，皆為本案所涵蓋的範圍。此外， 圖式僅以說明為目的，並未依照原尺寸作圖。為便於理解，下述說明中相同或相似的元件將以相同之符號標示來說明。
關於本文中所使用之『約』、『大約』或『大致約』一般通常係指數值之誤差或範圍約百分之二十以內，較好地是約百分之十以內，而更佳地則是約百分五之以內。文中若無明確說明，其所提及的數值皆視作為近似值，即如『約』、『大約』或『大致約』所表示的誤差或範圍。
另外，關於本文中所使用之『耦接』或『連接』，均可指二或多個元件相互直接作實體或電性接觸，或是相互間接作實體或電性接觸，亦可指二或多個元件相互操作或動作。
參照第1圖，第1圖為根據本揭示內容的一些實施例所繪示的三角積分調變器100的示意圖。於一些實施例中，三角積分調變器100為連續時間式的三角積分調變器(continuous-time sigma-delta modulator)。
於一些實施例中，三角積分調變器100包含積分器110、量化器120、隨機化(randomization)電路130以及數位類比轉換(digital-to-analog,DAC)電路140。
積分器110用以對類比訊號SA進行積分，以產生訊號S1。於一些實施例中，積分器110可由低通濾波電路實現。於另一些實施例中，低通濾波電路可由電阻、電容與/或放大器電路實現。
於一些實施例中，類比訊號SA為輸入訊號SI與DAC電路140產生的訊號S2之總和。於一些實施例中，三角積分調變器100更包含加法器150，其用於加總輸入訊號SI與訊 號S2以產生類比訊號SA。於另一些實施例中，DAC電路140由電流式DAC實現。於此條件下，DAC電路140之輸出與提供輸入訊號SI的端點連接至積分器110的輸入，如此，可在不設置加法器150下直接產生類比訊號SA。
量化器120耦接至積分器110以接收訊號S1，並用以將訊號S1量化為具有(M+N)位元的數位訊號D[n]，其中M與N皆為正數。數位訊號D[n]的M位元為最高有效位元(most significant bit,MSB)。數位訊號D[n]的剩餘N位元為最低有效位元(least significant bit,LSB)。
於一些實施例中，量化器120可由比較器電路實現。於一些實施例中，量化器120可由循續漸近(successive approximation)類比數位轉換器實現。於另一些實施例中，量化器120可由快閃式數位類比轉換器實現。此外，於各實施例中，量化器120可加入額外迴路延遲(excess loop delay)的補償機制(未繪示)。
隨機化電路130耦接至量化器120，以接收數位訊號D[n]。隨機化電路130用以根據數位訊號D[n]的M位元(即前述的MSB)執行隨機演算法以產生多個控制訊號SC。於一些實施例中，數位訊號D[n]之M位元MSB所對應的控制訊號SC可用熱碼(thermometer code)方式編碼，但本案並不僅此為限。
於一些實施例中，隨機演算法包含資料權重平均(data weighted averaging,DWA)或動態元件匹配(dynamic element matching,DEM)。上述演算法可用於降低DAC電路 140的不匹配(例如包含單位電流源於低頻的不匹配、時間點不匹配等等)，以改善DAC電路140的靜態錯誤與動態錯誤。
DAC電路140耦接隨機化電路130以接收多個控制訊號SC，並耦接量化器120以接收N位元的LSB。於一些實施例中，DAC電路140用以根據多個控制訊號SC以及數位訊號D[n]中的N位元LSB產生訊號S2。
於一些實施例中，DAC電路140為電流式DAC。舉例而言，DAC電路140包含DAC 141以及DAC142。DAC 141用於處理M位元的MSB。例如，DAC 141包含多個單位元件141A，且多個單位元件141A每一者根據一對應的控制訊號SC導通或關閉，以產生對應於M位元的MSB的電流S-M至DAC 141的輸出端。於一些實施例中，單位元件141A為單位電容或單位電流源。DAC 142根據N位元的LSB產生對應於N位元的LSB的電流S-L至DAC 142的輸出端。其中，訊號S2即為DAC 141輸出的電流與DAC 142輸出的電流之總和。
於一些相關技術中，隨機化電路設置以針對量化器所輸出的訊號中的所有位元(即M+N個位元)進行隨機化。於此些技術中，需要較多的電路元件來處理每一位元的訊號，使得電路面積變大。此外，越多的電路元件代表隨機化電路中的臨界路徑更長。如此一來，線路延遲時間變長而使調變器較難符合高速操作的要求。
相較於上述技術，本案的隨機化電路130僅根據量化器120所輸出的數位訊號D[n]訊號中的部分位元(即M位元的MSB)進行隨機化。藉由此設置方式，不僅隨機化電路130 所使用的電路元件與面積可被減少，同時降低了隨機化電路130的延遲時間。如此一來，三角積分調變器100可滿足高速操作的要求。
在一些實施例中，M+N為6或8時，M可設置為3。換言之，於不同實施例中，M與M+N之間的比例可設置約為37.5%~50%。於另一些實施例中，M與M+N之間的比例約為30%~60%。上述數值僅為示例，其他各種可適用於本案的數值皆為本案的範圍。
以下段落說明上述三角積分調變器100的實施例。為易於理解，下述僅以隨機化演算法為DWA演算法為例說明。然而，如先前所述，其他類型的隨機化演算法(例如為DEM)亦為本案所涵蓋的範圍。因此，本案並不僅以下所列的實施例為限。
參照第2A圖，第2A圖為根據本揭示內容的一些實施例所繪示之第1圖中隨機化電路的電路示意圖。為易於理解，第2A圖中與第1圖中的類似元件將被指定為相同標號。
於第2A圖中，隨機化電路130A-1執行DWA演算法，其中M設定成3，但本案並不以此為限。隨機化電路130A-1包含桶式(barrel)移位器210、暫存器220、映射電路240以及控制電路230。
桶式移位器210包含多個移位器211、212以及213。於一些實施例中，多個移位器211、212以及213可由多個多工器電路實現，其中該些多工器根據對應的控制訊號C0、C1以及C2進行切換。移位器211耦接至第1圖中的量化器120 以接收M位元(此例，M=3)的MSB。多個移位器211、212以及213分別根據多個控制訊號C0、C1與C2以依序對M位元的MSB進行移位。等效而言，M位元的MSB經由多個移位器211~213循環改變。多個移位器211~213將移位後的3位元MSB(分別標示為F1、F2以及F3)輸出至映射電路240，其中，映射電路240將根據位元F1、F2、F3以及多個控制訊號C0、C1與C2輸出移位訊號SS1~SS7至暫存器220。暫存器220根據時脈訊號CLK將移位訊號SS1~SS7輸出為控制訊號SC1~SC7(即對應於第1圖中的多個控制訊號SC)。如先前所述，每一個控制訊號SC1~SC7用來控制第1圖中一對應的單位元件141A，換句話說，控制訊號SC1~SC7為對應於3位元MSB的熱碼。
於一些實施例中，映射電路240可由編碼器實現，但本案不以此為限。映射電路240耦接至桶式移位器210，以接收位元F1、F2、F3。在一些實施例中，映射電路240可根據控制訊號C0、C1與C2判斷位元F1、F2、F3與3位元MSB的對應關係，並根據所述順序輸出移位訊號SS1~SS7。舉例來說，若位元F1、F2、F3對應於3位元MSB的順序為F2、F3、F1時(即3位元MSB可表示為F2F3F1)，移位訊號SS1為位元F1，移位訊號SS2~SS5為位元F2，移位訊號為SS6~SS7為位元F3；若位元F1、F2、F3對應於3位元MSB的順序為F3、F1、F2(即3位元MSB可表示為F3F1F2)，那移位訊號SS1~SS2為位元F1，移位訊號SS3為位元F2，移位訊號為SS4~SS7為位元F3。
控制電路230包含編碼器231、加法器232以及暫存器233。編碼器231用以對M位元的MSB編碼，以產生訊號S3。加法器232相加多個控制訊號C0~C2以及訊號S3以產生訊號S4。暫存器233根據時脈訊號CLK以及訊號S4輸出多個控制訊號C0~C2。上述控制電路230的設置方式僅為示例，其他各種可實施相同功能的控制電路皆為本案所涵蓋的範圍。
若M+N為8且M=3，以先前提及的相關技術而言，編碼器231、加法器232、暫存器233與220都需設置為處理8位元訊號的電路，且需要8個移位器來實現桶式移位器210。相較上述技術，於本案中，編碼器231、加法器232、暫存器233中的任一者僅需設置為處理3位元訊號的至少一電路實現，且僅需要採用3個移位器來實現桶式移位器210。因此，本案所需的電路元件、所耗面積以及線路延遲明顯較低。
參照第2B圖，第2B圖為根據本揭示內容的一些實施例所繪示之第1圖中隨機化電路的電路示意圖。為易於理解，第2B圖中與第2A圖中的類似元件將被指定為相同標號。
相較於第2A圖，在第2B圖的隨機化電路130A-2中，映射電路240設置於桶式移位器210之前，以耦接至第1圖的量化器120來接收M位元的MSB。換言之，於此例中，M位元的MSB先經由映射電路240處理以產生多個數位碼(例如為熱碼)t1~t7。
桶式移位器210耦接至映射電路240，以接收多個數位碼t1~t7。多個移位器211、212以及213分別根據多個控制訊號C0、C1與C2以對多個數位碼t1~t7進行移位，以產生 多個移位訊號SS1~SS7至暫存器220。據此，暫存器220可根據時脈訊號CLK將多個移位訊號SS1~SS7輸出為多個控制訊號SC1~SC7。
舉例而言，如第2B圖所示，多個控制訊號C0~C2依序控制多個移位器211、212以及213。當控制訊號C0等於1時，數位碼會移位4個位置；當控制訊號C1等於1時，數位碼會移位2個位置；當控制訊號C2等於1時，數位碼會移位1個位置。亦即，若將多個控制訊號C0~C2表示為C0C1C2，當C0C1C2等於000時，數位碼會移位0個位置；當C0C1C2等於001時，數位碼會移位1個位置；當C0C1C2等於010時，數位碼會移位2個位置。依此類推，當C0C1C2等於110時，數位碼會移動6個位置。
在一些實施例中，第2B圖中的桶式移位器210亦可由單一移位器來實現，所述單一移位器可接收多個控制訊號C0~C2，並根據多個控制訊號對數位碼進行移位。
第2A圖與第2B圖的電路設置方式為示例，且各種適用的電路設置方式皆為本案所涵蓋的範圍。
參照第3圖，第3圖為根據本揭示內容的一些實施例所繪示之第1圖中隨機化電路的電路示意圖。為易於理解，第3圖中與第1圖的類似元件將被指定為相同標號。
為易於理解，第3圖的電路配置以M=3為例說明。於此例中，隨機化電路130B執行DWA演算法。隨機化電路130B包含指示器(pointer)310、編碼器320、多個多工器電路330以及暫存器340。指示器310用以根據M位元的MSB計 算，以產生多個選擇訊號SEL1~SEL7。指示器310可由處理M位元訊號之數位電路實現。例如，指示器310可由編碼器、一或多個累加器以及暫存器實現。於此例中，第1圖的單位元件141A的數量為(2M-1)個。指示器310根據DWA演算法進行計算，以指示多個單位元件141A中需被用來做為下一次操作的起始點的元件。
編碼器320耦接至第1圖中的量化器120以接收數位訊號D[n]中的M位元MSB。於一些實施例中，編碼器320根據M位元的MSB進行編碼，以產生(2M-1)個輸入式樣(pattern)SP。若M=3，編碼器320將輸出7個不同的輸入式樣SP1~SP7至多個多工器電路330，舉例來說，3位元的MSB為101，其對應之熱碼為0011111，編碼器320可移位上述熱碼以產生輸入式樣SP1~SP7。於此條件下，多個選擇訊號SEL1~SEL8的訊號值相同，來達成隨機化的效果。
或者，於另一些實施例中，多個選擇訊號SEL1~SEL8的訊號值彼此不相同，且多個輸入式樣SP的訊號值相同。等效而言，藉由此設置方式，亦可達成隨機化的效果。
於各種實施例中，上述編碼器320亦可由其他數位碼轉換器或暫存器電路實現。上述輸入式樣僅為示例，其他各種可適用於本案的輸入式樣皆為本案所涵蓋的範圍。
於此例中，多個多工器電路330的數量為(2M-1)個。每一個多工器電路330耦接至指示器310以接收對應的選擇訊號SEL，且每一多工器電路330耦接至編碼器320以接收多個輸入式樣SP1~SP7中一對應者。每一個多工器電路330 用以根據多個選擇訊號SEL1~SEL7而將多個輸入式樣SP1~SP7中一對應者的一位元輸出為多個移位訊號SS1~SS7中一對應者。
暫存器340耦接至多個多工器電路330以接收多個移位訊號SS1~SS7，並根據時脈訊號CLK將多個移位訊號SS1~SS7分別輸出為多個控制訊號SC1~SC7(即對應於第1圖中的多個控制訊號SC)。如先前所述，每一個控制訊號SC1~SC7用來控制第1圖中一對應的單位元件141A。
等效而言，隨機化電路130B或第2A-2B圖中的隨機化電路130A-1與130A-2操作為資料混洗器(shuffler)或加攪器(scrambler)，其用以打散並映射M位元MSB與第1圖的DAC 141中多個單位元件141A之間的關係。上述關於隨機化電路130的設置方式僅為示例。各種可執行隨機化演算法的電路皆為本案所涵蓋的內容。
綜上所述，本案提供的三角積分調變器100可僅針對量化器輸出之部分位元進行隨機化，以節省電路面積並同時滿足高速操作的需求。
雖然本案已以實施方式揭露如上，然其並非限定本案，任何熟習此技藝者，在不脫離本案之精神和範圍內，當可作各種更動與潤飾，因此本案之保護範圍當視後附之申請專利範圍所界定者為準。

Claims (9)

  1. 一種三角積分調變器，包含：一積分器，用以對一類比訊號積分，以產生一第一訊號，其中該類比訊號為一輸入訊號與一第二訊號之總和；一量化器，耦接該積分器，並用以量化該第一訊號以產生一數位訊號，其中該數位訊號具有複數位元；一隨機化電路，耦接該量化器，並用以隨機化該數位訊號的該些位元中的一部分位元，以產生複數個第一控制訊號；以及一數位類比轉換器電路，耦接該量化器以及該隨機化電路，並用以根據該些第一控制訊號與該數位訊號的該些位元中的剩餘位元產生該第二訊號，其中該部分位元為該數位訊號的一最高有效位元，且該剩餘位元為該數位訊號的一最低有效位元。
  2. 一種三角積分調變器，包含：一積分器，用以對一類比訊號積分，以產生一第一訊號，其中該類比訊號為一輸入訊號與一第二訊號之總和；一量化器，耦接該積分器，並用以量化該第一訊號以產生一數位訊號，其中該數位訊號具有複數位元；一隨機化電路，耦接該量化器，並用以隨機化該數位訊號的該些位元中的一部分位元，以產生複數個第一控制訊號；以及一數位類比轉換器電路，耦接該量化器以及該隨機化電 路，並用以根據該些第一控制訊號與該數位訊號的該些位元中的剩餘位元產生該第二訊號，其中該隨機化電路包含：一桶式移位器，用以根據複數個第二控制訊號對該部分位元進行移位；一映射電路，耦接至該桶式移位器，並用以根據移位後的該部分位元輸出複數個移位訊號；一第一暫存器，耦接至該映射電路，並用以根據一時脈訊號將該些移位訊號輸出為該些第一控制訊號；以及一控制電路，耦接至該桶式移位器，用以根據該部分位元產生該些第二控制訊號。
  3. 如請求項2所述的三角積分調變器，其中該控制電路包含：一編碼器，耦接至該量化器以接收該部分位元，該編碼器用以對該部分位元編碼，以產生一第三訊號；一加法器，用以相加該第三訊號與該些第二控制訊號，以產生一第四訊號；以及一第二暫存器，用以根據該第四訊號以及該時脈訊號輸出該些第二控制訊號。
  4. 如請求項2所述的三角積分調變器，其中該部分位元的位元數為M，M為一正數，且該編碼器、該加法器、該第一暫存器與該第二暫存器中任一者由處理M位元訊號的至少一電路實現。
  5. 一種三角積分調變器，包含：一積分器，用以對一類比訊號積分，以產生一第一訊號，其中該類比訊號為一輸入訊號與一第二訊號之總和；一量化器，耦接該積分器，並用以量化該第一訊號以產生一數位訊號，其中該數位訊號具有複數位元；一隨機化電路，耦接該量化器，並用以隨機化該數位訊號的該些位元中的一部分位元，以產生複數個第一控制訊號；以及一數位類比轉換器電路，耦接該量化器以及該隨機化電路，並用以根據該些第一控制訊號與該數位訊號的該些位元中的剩餘位元產生該第二訊號，其中該隨機化電路包含：一映射電路，耦接至該量化器，並用以根據該部分位元輸出複數個數位碼；一桶式移位器，耦接至該映射電路，並用以根據複數個第二控制訊號對該些數位碼進行移位；一第一暫存器，耦接至該映射電路，並用以根據一時脈訊號將移位後的該些數位碼輸出為該些第一控制訊號；以及一控制電路，耦接至該桶式移位器，用以根據該部分位元產生該些第二控制訊號。
  6. 一種三角積分調變器，包含：一積分器，用以對一類比訊號積分，以產生一第一訊號，其中該類比訊號為一輸入訊號與一第二訊號之總和； 一量化器，耦接該積分器，並用以量化該第一訊號以產生一數位訊號，其中該數位訊號具有複數位元；一隨機化電路，耦接該量化器，並用以隨機化該數位訊號的該些位元中的一部分位元，以產生複數個第一控制訊號；以及一數位類比轉換器電路，耦接該量化器以及該隨機化電路，並用以根據該些第一控制訊號與該數位訊號的該些位元中的剩餘位元產生該第二訊號，其中該隨機化電路包含：一指示器，耦接至該量化器以接收該部分位元，該指示器用以根據該部分位元計算，以產生複數個選擇訊號；一編碼器，耦接至該量化器以接收該部分位元，該編碼器用以根據該部分位元產生複數個輸入式樣；複數個多工器電路，耦接至該編碼器與該指示器，該些多工器電路用以根據該些選擇訊號與該些輸入式樣產生複數個移位訊號；以及一暫存器，耦接至該些多工器電路以接收該些移位訊號，並用以根據一時脈訊號將該些移位訊號分別輸出為該些第一控制訊號。
  7. 如請求項6所述的三角積分調變器，其中該部分位元的位元數為M，M為一正數，且該些多工器電路的數量為2M個。
  8. 如請求項1至7任一項所述的三角積分調變 器，其中該部分位元的位元數與該些位元的位元數之間的比例為30%~60%。
  9. 如請求項1至7任一項所述的三角積分調變器，其中該數位類比轉換器電路包含：一第一數位類比轉換器，包含複數個單位元件，用以根據該些第一控制訊號導通或關斷，以產生對應於該部分位元的一第一訊號值；以及一第二數位類比轉換器，用以根據該剩餘位元產生一第二訊號值，其中該第二訊號為該第一訊號值與該第二訊號值之總和。
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