JPS5911025A - 半導体集積回路における抵抗回路 - Google Patents
半導体集積回路における抵抗回路Info
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- JPS5911025A JPS5911025A JP11979882A JP11979882A JPS5911025A JP S5911025 A JPS5911025 A JP S5911025A JP 11979882 A JP11979882 A JP 11979882A JP 11979882 A JP11979882 A JP 11979882A JP S5911025 A JPS5911025 A JP S5911025A
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- resistance
- resistance circuit
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- H03M1/66—Digital/analogue converters
- H03M1/68—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits
- H03M1/682—Digital/analogue converters with conversions of different sensitivity, i.e. one conversion relating to the more significant digital bits and another conversion to the less significant bits both converters being of the unary decoded type
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- Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ｃの発明ｔよ、半碑体、東槓回路Ｖこおける基準電圧分
割用の抵抗回路に関し、４すに半導体実績１．＋１１路
化され７ｊ Ａ ／ Ｄ変換回路［通した抵抗ｌ１路に
関する。
割用の抵抗回路に関し、４すに半導体実績１．＋１１路
化され７ｊ Ａ ／ Ｄ変換回路［通した抵抗ｌ１路に
関する。
半導体集積回路化されるＡ／Ｄ裳換回路においては、伽
散増からなるラダー抵抗によって基準電１１−分割用の
抵抗ｌ！２１ｗＩが信成さｎる。
散増からなるラダー抵抗によって基準電１１−分割用の
抵抗ｌ！２１ｗＩが信成さｎる。
し刀）し、砿散層からなる抵抗素子に工って所望の抵抗
１１１ケ得るためＶＣｋｉ、平面形状１寸法ケ大きくと
る必要かあり、チップ上で托斡的広い面＠紮占めること
が多い。
１１１ケ得るためＶＣｋｉ、平面形状１寸法ケ大きくと
る必要かあり、チップ上で托斡的広い面＠紮占めること
が多い。
９“）ｖｃ、Ａ／Ｄ袈準１刊路の基準車Ｌ１−分割用抵
抗ロ路Ｆｉ択抗１尚の蝕−性、相対的精度か回路の変換
１８度に影ｆ＃を与える。そこで、Ａ／Ｄ変換回路の抵
抗回路ケ拡ｉｉ＋層で形成する場合には、１フム散工桿
にお＆−ｆる乎１ｍ寸法ｎ＠差の彰書に小芒〈シ、かつ
判別用＃−な電位差ケ各区間に生じづせるのに十分な抵
抗１１１勿倚るために、拡散抵抗屓の平…Ｉ寸法ｒある
程（８）大きくせざるケ得ない。
抗ロ路Ｆｉ択抗１尚の蝕−性、相対的精度か回路の変換
１８度に影ｆ＃を与える。そこで、Ａ／Ｄ変換回路の抵
抗回路ケ拡ｉｉ＋層で形成する場合には、１フム散工桿
にお＆−ｆる乎１ｍ寸法ｎ＠差の彰書に小芒〈シ、かつ
判別用＃−な電位差ケ各区間に生じづせるのに十分な抵
抗１１１勿倚るために、拡散抵抗屓の平…Ｉ寸法ｒある
程（８）大きくせざるケ得ない。
しかしなから、抵括： ＩｔＪ路の占有聞撰か大きくな
る４￥、ビエン効果によって抵抗１１０の相対的精度か
ｆＬ（Ｆするおそｎか太きくなる。つ１す、半導体集積
回路においては、半導体チップとこれｒ支持するタブの
熱膨張係数の違いにエリ、また半導体チツフ忙到止する
レジンの冷却の隙に住するひすみ［、Ｊ：す、半畳体チ
ップ内にニジ、刀刃）発生させられる。
る４￥、ビエン効果によって抵抗１１０の相対的精度か
ｆＬ（Ｆするおそｎか太きくなる。つ１す、半導体集積
回路においては、半導体チップとこれｒ支持するタブの
熱膨張係数の違いにエリ、また半導体チツフ忙到止する
レジンの冷却の隙に住するひすみ［、Ｊ：す、半畳体チ
ップ内にニジ、刀刃）発生させられる。
この応力は半畳体チップ内体にわたって一椋ではなく、
各部によって大きさが異なり、素子の方向に沿って−Ｗ
の割合で駕化することか多い。そのため、抵抗素子全体
の全抵抗値ケ所定の１１１′：１ｖＣ一致畑せても、分
割された各節点での抵抗１ｉ１は、第１図に破＃Ｂでボ
丁ように、２仄曲酬となり、Ｈ［望の直線Ａから外ｎで
比較的大きな誤差勿生じる。
各部によって大きさが異なり、素子の方向に沿って−Ｗ
の割合で駕化することか多い。そのため、抵抗素子全体
の全抵抗値ケ所定の１１１′：１ｖＣ一致畑せても、分
割された各節点での抵抗１ｉ１は、第１図に破＃Ｂでボ
丁ように、２仄曲酬となり、Ｈ［望の直線Ａから外ｎで
比較的大きな誤差勿生じる。
この誤差は一般に、抵抗素子の中間点において最も大き
くなる。
くなる。
そこでこの発明は、）ｌ−準電圧分割用のラダー抵抗回
路の中間点にその電位ヶ設定するためのレベル設定用端
子を接続することに工って、このレベル設定用端子に上
記抵抗回路とは別のｌ！２＋路により作られる正確な電
圧勿印加して、上＾じ中間点における電圧誤差紮なく丁
ことができるように１〜、これに工って他の節点におけ
る蟻圧誤点ｒ減少孕ぜ、軸度の高いＡ／Ｄｆ換等が行な
えるようにすることｔ目的とする。
路の中間点にその電位ヶ設定するためのレベル設定用端
子を接続することに工って、このレベル設定用端子に上
記抵抗回路とは別のｌ！２＋路により作られる正確な電
圧勿印加して、上＾じ中間点における電圧誤差紮なく丁
ことができるように１〜、これに工って他の節点におけ
る蟻圧誤点ｒ減少孕ぜ、軸度の高いＡ／Ｄｆ換等が行な
えるようにすることｔ目的とする。
以下図面に基づいてこの発明【説明する。
第２図は逐次比奴型のＡ／Ｄ変換回路全体の構成の一例
を示すものである。このＡ／Ｄ変候回路は、制御回路１
と、この制御回路１［ｊつて上位ビットから鵬にゝゝｔ
ｌにセットされて行く逐次比較レジスタ２と、この逐次
比奴レジスタ２の出力ｅこ応じた１Ｖ圧〒発生するＤ
／ Ａ変換回路３と、このＤ ／ Ａ変換回路３の階段
波形状の出力ＶＤＡとアナログ入力’ａ＋＋ｖ１ｎとｒ
比較するためのコンパレータ４とからなる。
を示すものである。このＡ／Ｄ変候回路は、制御回路１
と、この制御回路１［ｊつて上位ビットから鵬にゝゝｔ
ｌにセットされて行く逐次比較レジスタ２と、この逐次
比奴レジスタ２の出力ｅこ応じた１Ｖ圧〒発生するＤ
／ Ａ変換回路３と、このＤ ／ Ａ変換回路３の階段
波形状の出力ＶＤＡとアナログ入力’ａ＋＋ｖ１ｎとｒ
比較するためのコンパレータ４とからなる。
上記ＩＩＩ飢回路１は、Ｄ ／ Ａ変換回路３の出力Ｖ
とアナログ入力電圧ｖ１ｎとがコンパレータ１Ａ ４ｖこおいて比Ｉ＋ヅされた結果、ｖ Ｄ Ａ（ｖ ｔ
ｎならばそのときゝ１“（／こさ、ｔしたレジスタ２
０ビツト？その葦まにし、チたｖｌ、Ａ＞ｖｌｌｌなら
はそのピットゲ゛ゝ０“にき−＋０！：る。７人に、レ
ジスタ２の下位１則のヒントか１１″にされ、そのとき
のレジスタ出力がＤ／Ａ俊倶され、再ひＤ ／ Ａ変侵
回路３の出力Ｖ。いとアナログ入力虱圧Ｖ１ｎが比軸さ
れる。このようにしで、上＾Ｃレジスタ２の上位ピント
から舶仄下１）Ｌビットに向かって上記動作が繰り返さ
れることによりＡ／Ｄ変侠か行なわ扛る。
とアナログ入力電圧ｖ１ｎとがコンパレータ１Ａ ４ｖこおいて比Ｉ＋ヅされた結果、ｖ Ｄ Ａ（ｖ ｔ
ｎならばそのときゝ１“（／こさ、ｔしたレジスタ２
０ビツト？その葦まにし、チたｖｌ、Ａ＞ｖｌｌｌなら
はそのピットゲ゛ゝ０“にき−＋０！：る。７人に、レ
ジスタ２の下位１則のヒントか１１″にされ、そのとき
のレジスタ出力がＤ／Ａ俊倶され、再ひＤ ／ Ａ変侵
回路３の出力Ｖ。いとアナログ入力虱圧Ｖ１ｎが比軸さ
れる。このようにしで、上＾Ｃレジスタ２の上位ピント
から舶仄下１）Ｌビットに向かって上記動作が繰り返さ
れることによりＡ／Ｄ変侠か行なわ扛る。
１４ＪＪ３図は上記Ｄ／Ａ変換回路３の一例オボアもの
で、このＤ／Ａ変換回路では基準峨圧分割用のラダー抵
抗回路とスイッチ回路網か混在、一体に設けられている
。
で、このＤ／Ａ変換回路では基準峨圧分割用のラダー抵
抗回路とスイッチ回路網か混在、一体に設けられている
。
上べ己ラダー抵抗（ロ）路は、第４図に示す工うに、半
導体チップ上に互いに平行にノー成された抜斂個の拡ｉ
＋Ｉ−からなる抵抗ストリンク５ａ、５ｂ、・・・から
なる。各抵抗ストリンク５ａ、５ｂ・・・・・・はアル
ミニウム線６ａ 、 ６１）・・・・・・に工って互い
に接続式７ｔでおり、その−ゾ品にノイズのない安定し
た基準電圧ｖｒｅｆが印加され、他４はｌｉ路の接地点
（Ｏｖ）に接続されている。、また、各抵抗ストリング
５ａ＋、５ｂ、・・・・・・には、所望の１圧差ン取り
出せるように、」内当な間隔ケおいて？、９ Ｉｙ、個
の節点Ｎ、、Ｎ２ 、・・・・・・が設けられ、各節点
Ｎ、、Ｎ、。
導体チップ上に互いに平行にノー成された抜斂個の拡ｉ
＋Ｉ−からなる抵抗ストリンク５ａ、５ｂ、・・・から
なる。各抵抗ストリンク５ａ、５ｂ・・・・・・はアル
ミニウム線６ａ 、 ６１）・・・・・・に工って互い
に接続式７ｔでおり、その−ゾ品にノイズのない安定し
た基準電圧ｖｒｅｆが印加され、他４はｌｉ路の接地点
（Ｏｖ）に接続されている。、また、各抵抗ストリング
５ａ＋、５ｂ、・・・・・・には、所望の１圧差ン取り
出せるように、」内当な間隔ケおいて？、９ Ｉｙ、個
の節点Ｎ、、Ｎ２ 、・・・・・・が設けられ、各節点
Ｎ、、Ｎ、。
・・・・・・ｉＣは、第３図にボ丁ように、スイッチＭ
Ｏ８Ｆ Ｆ！ Ｔ ８１ 、８２ ＋・・・・・・
のソース（あるいはドレイン）か接続されでいる。
Ｏ８Ｆ Ｆ！ Ｔ ８１ 、８２ ＋・・・・・・
のソース（あるいはドレイン）か接続されでいる。
この実施例では、−例として４ピントのレジスタｒ用い
たものが示されており、レジスタ２の出力Ｉｌ″：Ｊ［
ｔＳＮ同のＲＯＭ（リード・オンリ・メモリ）からなる
Ｘデコーダ７ａとＹデコーダ７ｂＶｃ人力され、Ｙデコ
ーダ７ｂの出力市川により各行のスイッチＭＯ８Ｆ刊’
ｒｓ、、Ｓ２ 、・・・・・・のゲート端子勿結ぷ配線
Ｌ＋ ＋ 〜Ｌ４のうち１本がハイレイルにさｔ＋、る
。芽だ、Ｘデコーダ７ａの出力（／こよりスイッチＭＯ
８ＦｍＴＱ＋ 〜Ｑ４のうち一つかオンされて、各列の
スイッチＭＯ８ＦＫＴのドレイン（あるいはソース）勿
ｉｍぶ配吻ｔ１〜ｔ４のうち一本が出力！端子ｄと接続
される。
たものが示されており、レジスタ２の出力Ｉｌ″：Ｊ［
ｔＳＮ同のＲＯＭ（リード・オンリ・メモリ）からなる
Ｘデコーダ７ａとＹデコーダ７ｂＶｃ人力され、Ｙデコ
ーダ７ｂの出力市川により各行のスイッチＭＯ８Ｆ刊’
ｒｓ、、Ｓ２ 、・・・・・・のゲート端子勿結ぷ配線
Ｌ＋ ＋ 〜Ｌ４のうち１本がハイレイルにさｔ＋、る
。芽だ、Ｘデコーダ７ａの出力（／こよりスイッチＭＯ
８ＦｍＴＱ＋ 〜Ｑ４のうち一つかオンされて、各列の
スイッチＭＯ８ＦＫＴのドレイン（あるいはソース）勿
ｉｍぶ配吻ｔ１〜ｔ４のうち一本が出力！端子ｄと接続
される。
その結果、ハイレベルにされた舵１１１ＪＬｍと、出力
端子ｄＶｃ＋デ続された配線／−ｎとの父点にイＳＬ随
丁４）スイッチＭ ＯＳＦ Ｅ Ｔ ｉ弁しで、このス
イッチＭＯ８ＦＥＴのソース端子が接続式れでいる節点
の電圧か出力啼子ｄから出力され、ＰＪ！Ｊ記コンパレ
ータ４の一万の入力端子に供給されるようになる。
端子ｄＶｃ＋デ続された配線／−ｎとの父点にイＳＬ随
丁４）スイッチＭ ＯＳＦ Ｅ Ｔ ｉ弁しで、このス
イッチＭＯ８ＦＥＴのソース端子が接続式れでいる節点
の電圧か出力啼子ｄから出力され、ＰＪ！Ｊ記コンパレ
ータ４の一万の入力端子に供給されるようになる。
ＪＣＬ、 ？、この実施例でｔよ、ラダー抵抗回路の中
１ｉＪ、ａ″１−なわち抵ｅｉ、ストリング５ｂと５ｃ
〒ｉ続するアルミニウムａ ６ ｂ ７７）らレベル設
定用の外部端イ８か引き出されている。
１ｉＪ、ａ″１−なわち抵ｅｉ、ストリング５ｂと５ｃ
〒ｉ続するアルミニウムａ ６ ｂ ７７）らレベル設
定用の外部端イ８か引き出されている。
従って、この外部端子８に基準電ＨＨｖｒｏ工、の半分
の電圧Ｖｒ８．／２ヶ印加してやｎは抵抗回路の中間点
の電位は強制的ＫＶｒ８．／２に固定される。
の電圧Ｖｒ８．／２ヶ印加してやｎは抵抗回路の中間点
の電位は強制的ＫＶｒ８．／２に固定される。
そのため、中間点のレベルｒ固定しない場合には、第１
図のＢ線のごとく最も大きな誤差？生じていた中間点の
電位が、同図Ｃ＃のどと＜、Ａｍ上にのるようにされる
。これに↓りで、他の節点における電位もＡｍ側に引き
舒せられ−Ｃ１全体的に誤ｌか小さくなる。その結果、
上記のような抵抗回路？備え几Ａ ／ Ｄ変換回路にお
ける変換精度か同上されるようになる。
図のＢ線のごとく最も大きな誤差？生じていた中間点の
電位が、同図Ｃ＃のどと＜、Ａｍ上にのるようにされる
。これに↓りで、他の節点における電位もＡｍ側に引き
舒せられ−Ｃ１全体的に誤ｌか小さくなる。その結果、
上記のような抵抗回路？備え几Ａ ／ Ｄ変換回路にお
ける変換精度か同上されるようになる。
なお、上記外部端子８に外から印加する電圧ｒよ、例え
は、誤走の少ないディスクリート部品としての抵抗素子
に２個用いて分圧回路ｒ構成し、上ｔｕｂ基卓ｍ圧Ｖｒ
＠ｆｋ分圧することによって容易に侍ることができる。
は、誤走の少ないディスクリート部品としての抵抗素子
に２個用いて分圧回路ｒ構成し、上ｔｕｂ基卓ｍ圧Ｖｒ
＠ｆｋ分圧することによって容易に侍ることができる。
また、上記レベル設定用端子８は、ラダー抵抗回路の中
間点でなく、他の節点に接続芒せておくようにすること
もｉＪ能で１６゜ 以上説明したようにこの発明は、基準電圧分割用の抵抗
回路の複斂個の節点の中の少なくとも一つに、レベル設
定用の端子ｋｉ続１せてなるので、このレベル設定用端
子に上記抵抗回路とは別の回路にエリ作られる正確な電
圧？印加して、その節点におりフる電圧誤差？なく丁こ
とができ、これによって他の節点における電圧誤差ケ減
少芒せ、この抵抗回路ケ用い友Ａ／′Ｄ変換１川路にお
ける変換牛肉度【向上させることかできる。
間点でなく、他の節点に接続芒せておくようにすること
もｉＪ能で１６゜ 以上説明したようにこの発明は、基準電圧分割用の抵抗
回路の複斂個の節点の中の少なくとも一つに、レベル設
定用の端子ｋｉ続１せてなるので、このレベル設定用端
子に上記抵抗回路とは別の回路にエリ作られる正確な電
圧？印加して、その節点におりフる電圧誤差？なく丁こ
とができ、これによって他の節点における電圧誤差ケ減
少芒せ、この抵抗回路ケ用い友Ａ／′Ｄ変換１川路にお
ける変換牛肉度【向上させることかできる。
なお、ＩｉＦ来にお、いても、半導体チック上に形成さ
ｉした抵抗素子の両端に測定子ケ立てて、亀ｌ＆値（抵
抗（肉に比例する）を側りながらレーザトリミンクを行
なうことＫＬす、抵抗比の精度ｒ上げることは可能でめ
ったか、本発明によれはこれよりもはるかに容易かつ安
価に精度？尚めることかでさる。
ｉした抵抗素子の両端に測定子ケ立てて、亀ｌ＆値（抵
抗（肉に比例する）を側りながらレーザトリミンクを行
なうことＫＬす、抵抗比の精度ｒ上げることは可能でめ
ったか、本発明によれはこれよりもはるかに容易かつ安
価に精度？尚めることかでさる。
区＋ＵＵの即率な続開
第１図は抵抗回路における各節点の位置とその幅圧との
関係を示すグラフ、 弔２図は本発明に係る抵抗回路が用いられるＡ／ＤＲ換
回趙の一例ｒボ丁ブロック図、第３図は本発明に係る抵
抗回路ケ備えたＤ／Ａ震襖震動回路実施例ｒ示す回路図
、 第４図ｔま半導体チップ上における抵抗素子のパターン
の一例ケ示す説明図でめる。
関係を示すグラフ、 弔２図は本発明に係る抵抗回路が用いられるＡ／ＤＲ換
回趙の一例ｒボ丁ブロック図、第３図は本発明に係る抵
抗回路ケ備えたＤ／Ａ震襖震動回路実施例ｒ示す回路図
、 第４図ｔま半導体チップ上における抵抗素子のパターン
の一例ケ示す説明図でめる。
５ａ〜５ｄ・・・抵抗素子（抵抗ストリング）、７ａ
、７ｂ・・・デコーダ、８・・・レベル設定用端子。
、７ｂ・・・デコーダ、８・・・レベル設定用端子。
代理人 弁理士 湧 １）利 辛
第 １ 図
第 ２ 図
Claims (1)
- 基準となる第１の屯源曳圧と、第２の川面頃圧との間に
接続づ才した抵抗素子に」薗当な間隔才おいて節点か設
けられ、各節点〃＼ら承準奄Ｌ［・に抵抗比で分割した
まうなＫｔ、ｂか取り出せるようにされた抵抗回路にお
いて、上ｉ己抵抗素十に設けら２’した節点の９ら少な
くとも一つには、該節点の電位τ設ポするためのレベル
設戻用端子が接続さ７していること忙特徴とする半纒体
巣績回路における抵抗回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11979882A JPS5911025A (ja) | 1982-07-12 | 1982-07-12 | 半導体集積回路における抵抗回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11979882A JPS5911025A (ja) | 1982-07-12 | 1982-07-12 | 半導体集積回路における抵抗回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5911025A true JPS5911025A (ja) | 1984-01-20 |
Family
ID=14770485
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11979882A Pending JPS5911025A (ja) | 1982-07-12 | 1982-07-12 | 半導体集積回路における抵抗回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5911025A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63165932U (ja) * | 1987-04-17 | 1988-10-28 | ||
| JPH057158A (ja) * | 1991-02-06 | 1993-01-14 | Yamaha Corp | Ｄ／ａ変換器 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5446461A (en) * | 1977-08-26 | 1979-04-12 | Intel Corp | Mos ad converter |
| JPS55150618A (en) * | 1979-05-14 | 1980-11-22 | Nec Corp | Reference step voltage generating circuit for a/d d/a converter |
| JPS5672527A (en) * | 1979-11-19 | 1981-06-16 | Matsushita Electric Ind Co Ltd | Parallel analog-to-digital converter |
| JPS5750851B2 (ja) * | 1980-05-19 | 1982-10-29 |
-
1982
- 1982-07-12 JP JP11979882A patent/JPS5911025A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5446461A (en) * | 1977-08-26 | 1979-04-12 | Intel Corp | Mos ad converter |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS63165932U (ja) * | 1987-04-17 | 1988-10-28 | ||
| JPH0528831Y2 (ja) * | 1987-04-17 | 1993-07-23 | ||
| JPH057158A (ja) * | 1991-02-06 | 1993-01-14 | Yamaha Corp | Ｄ／ａ変換器 |
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