JPH08223042A - 逐次比較型ａｄコンバータの集積回路 - Google Patents
逐次比較型ａｄコンバータの集積回路Info
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- JPH08223042A JPH08223042A JP7028125A JP2812595A JPH08223042A JP H08223042 A JPH08223042 A JP H08223042A JP 7028125 A JP7028125 A JP 7028125A JP 2812595 A JP2812595 A JP 2812595A JP H08223042 A JPH08223042 A JP H08223042A
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- wiring
- resistance
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Abstract
(57)【要約】
【目的】 複数の直列抵抗２に相当する抵抗配線８を半
導体集積回路チップ上に梯子上に配置する場合、抵抗配
線８の線幅を均一とできる逐次比較型ＡＤコンバータの
集積回路を提供することを目的とする。 【構成】 逐次比較型ＡＤコンバータを構成する複数の
直列抵抗２に相当する所定長の配線抵抗８を梯子上に折
り返して配置する際、抵抗配線８の対向する配線部同士
の間隙を等しくし、且つ、折り返し配置された抵抗配線
８の最も外側に位置する２つの配線部の外方に、抵抗配
線と同一素材のダミー配線１０、１１を前記間隙と同一
間隙で配置した。これにより、エッチング処理を施して
も抵抗配線８の線幅を均一とでき、正確なＡＤ変換結果
を得ることができる。
導体集積回路チップ上に梯子上に配置する場合、抵抗配
線８の線幅を均一とできる逐次比較型ＡＤコンバータの
集積回路を提供することを目的とする。 【構成】 逐次比較型ＡＤコンバータを構成する複数の
直列抵抗２に相当する所定長の配線抵抗８を梯子上に折
り返して配置する際、抵抗配線８の対向する配線部同士
の間隙を等しくし、且つ、折り返し配置された抵抗配線
８の最も外側に位置する２つの配線部の外方に、抵抗配
線と同一素材のダミー配線１０、１１を前記間隙と同一
間隙で配置した。これにより、エッチング処理を施して
も抵抗配線８の線幅を均一とでき、正確なＡＤ変換結果
を得ることができる。
Description
【０００１】
【産業上の利用分野】本発明は、逐次比較型ＡＤコンバ
ータを集積化する際、梯子状に配置される抵抗配線の線
幅を均一とするのに好適な逐次比較型ＡＤコンバータの
集積回路に関する。
ータを集積化する際、梯子状に配置される抵抗配線の線
幅を均一とするのに好適な逐次比較型ＡＤコンバータの
集積回路に関する。
【０００２】
【従来の技術】図３は一般的な逐次比較型ＡＤコンバー
タを示す図であり、８ビット分解能を有するものとす
る。尚、この逐次比較型ＡＤコンバータはマイクロコン
ピュータ内部に内蔵されているものとする。図３におい
て、破線で囲んだ（１）はラダー抵抗網であり、該ラダ
ー抵抗網（１）内部では、電源Ｖｄｄと接地Ｖｓｓとの
間に２５６（＝２↑８）本の抵抗（２）が直列接続さ
れ、各抵抗（２）の接続点にはトランスミッションゲー
ト（３）が接続された状態となっている。（４）は比較
器であり、−（反転入力）端子にはラダー抵抗網（１）
内部で１個だけ開いた所定のトランスミッションゲート
（３）を介して該トランスミッションゲート（３）が接
続された抵抗（２）の接続点電圧が印加され、且つ＋
（非反転入力）端子にはＡＤ変換すべきアナログ電圧が
印加される。そして比較器（４）からはアナログ電圧が
ラダー抵抗網（１）の出力電圧より大きい時に論理
「１」が出力され、また、アナログ電圧がラダー抵抗網
（１）の出力電圧より小さい時に論理「０」が出力され
る。（５）は８ビット構成のシフトレジスタであり、比
較器（４）から出力された「１」又は「０」のデジタル
値をクロックＣＫに同期して保持するものである。比較
器（４）はアナログ電圧に対応するデジタル信号の最上
位ビットＤ７から最下位ビットＤ０までをクロックＣＫ
に同期して順次シフトする。（６）はデコーダであり、
ＡＤ変換指令時に発生する割り込み信号ＩＮＴ及びシフ
トレジスタ（５）から順次出力されるデジタル値Ｄ７〜
Ｄ０に応じて所定のトランスミッションゲート（３）を
開かせるものである。
タを示す図であり、８ビット分解能を有するものとす
る。尚、この逐次比較型ＡＤコンバータはマイクロコン
ピュータ内部に内蔵されているものとする。図３におい
て、破線で囲んだ（１）はラダー抵抗網であり、該ラダ
ー抵抗網（１）内部では、電源Ｖｄｄと接地Ｖｓｓとの
間に２５６（＝２↑８）本の抵抗（２）が直列接続さ
れ、各抵抗（２）の接続点にはトランスミッションゲー
ト（３）が接続された状態となっている。（４）は比較
器であり、−（反転入力）端子にはラダー抵抗網（１）
内部で１個だけ開いた所定のトランスミッションゲート
（３）を介して該トランスミッションゲート（３）が接
続された抵抗（２）の接続点電圧が印加され、且つ＋
（非反転入力）端子にはＡＤ変換すべきアナログ電圧が
印加される。そして比較器（４）からはアナログ電圧が
ラダー抵抗網（１）の出力電圧より大きい時に論理
「１」が出力され、また、アナログ電圧がラダー抵抗網
（１）の出力電圧より小さい時に論理「０」が出力され
る。（５）は８ビット構成のシフトレジスタであり、比
較器（４）から出力された「１」又は「０」のデジタル
値をクロックＣＫに同期して保持するものである。比較
器（４）はアナログ電圧に対応するデジタル信号の最上
位ビットＤ７から最下位ビットＤ０までをクロックＣＫ
に同期して順次シフトする。（６）はデコーダであり、
ＡＤ変換指令時に発生する割り込み信号ＩＮＴ及びシフ
トレジスタ（５）から順次出力されるデジタル値Ｄ７〜
Ｄ０に応じて所定のトランスミッションゲート（３）を
開かせるものである。
【０００３】以下、図３のＡＤ変換動作を説明する。ま
ず、マイクロコンピュータのプログラム処理によりＡＤ
変換命令が実行されると、割り込み信号ＩＮＴが発生
し、これよりデコーダ（６）の出力によりＶｄｄ／２を
出力できる位置に存在するトランスミッションゲート
（３）が開き、Ｖｄｄ／２の電圧が比較器（４）の−端
子に印加され、アナログ電圧と比較される。例えばこの
比較結果としてアナログ電圧がラダー抵抗網（１）の出
力電圧より大きい場合は、比較器（４）から「１」が出
力され、最上位ビットＤ７は「１」となる。この最上位
ビットＤ７はクロックＣＫに同期してシフトレジスタ
（５）に保持されると共にデコーダ（６）に印加され、
Ｄ７＝「１」であるが為に、デコーダ（６）出力によ
り、３Ｖｄｄ／４を出力できる位置に存在するトランス
ミッションゲート（３）が開き、ラダー抵抗網（１）か
らは３Ｖｄｄ／４の電圧が出力されて比較器（４）の−
端子に印加される。そして、前回と同様にアナログ電圧
との比較が行われ、例えばアナログ電圧が３Ｖｄｄ／４
より小さい時は比較器（４）から「０」が出力され、上
位２ビット目のＤ６は「０」となる。このＤ６はクロッ
クに同期してシフトレジスタ（５）に保持されると共に
デコーダ（６）に印加される。これよりデコーダ（６）
出力により５Ｖｄｄ／８の位置に存在するトランスミッ
ションゲート（３）が開く。この動作を８回繰り返し、
アナログ電圧に対応するデジタル信号Ｄ７〜Ｄ０を得て
いる。
ず、マイクロコンピュータのプログラム処理によりＡＤ
変換命令が実行されると、割り込み信号ＩＮＴが発生
し、これよりデコーダ（６）の出力によりＶｄｄ／２を
出力できる位置に存在するトランスミッションゲート
（３）が開き、Ｖｄｄ／２の電圧が比較器（４）の−端
子に印加され、アナログ電圧と比較される。例えばこの
比較結果としてアナログ電圧がラダー抵抗網（１）の出
力電圧より大きい場合は、比較器（４）から「１」が出
力され、最上位ビットＤ７は「１」となる。この最上位
ビットＤ７はクロックＣＫに同期してシフトレジスタ
（５）に保持されると共にデコーダ（６）に印加され、
Ｄ７＝「１」であるが為に、デコーダ（６）出力によ
り、３Ｖｄｄ／４を出力できる位置に存在するトランス
ミッションゲート（３）が開き、ラダー抵抗網（１）か
らは３Ｖｄｄ／４の電圧が出力されて比較器（４）の−
端子に印加される。そして、前回と同様にアナログ電圧
との比較が行われ、例えばアナログ電圧が３Ｖｄｄ／４
より小さい時は比較器（４）から「０」が出力され、上
位２ビット目のＤ６は「０」となる。このＤ６はクロッ
クに同期してシフトレジスタ（５）に保持されると共に
デコーダ（６）に印加される。これよりデコーダ（６）
出力により５Ｖｄｄ／８の位置に存在するトランスミッ
ションゲート（３）が開く。この動作を８回繰り返し、
アナログ電圧に対応するデジタル信号Ｄ７〜Ｄ０を得て
いる。
【０００４】ところで、ラダー抵抗網（１）内部の抵抗
（２）は電源Ｖｄｄと接地Ｖｓｓとの間に２５６本も直
列接続しなければならない為、集積回路チップ上におい
ては、チップ面積との関係もあって梯子状に配置して抵
抗（２）の占有面積の縮小化を図る必要がある。この状
態を示したのが図４である。図４は、集積回路チップを
上部から見た状態の平面図であり、（７）はシリコン酸
化膜等から成る絶縁膜であり、該絶縁膜（７）上部にア
ルミ、ポリシリコン等から成る抵抗配線（８）が梯子状
に配置されている。該抵抗配線（８）の一端は電源Ｖｄ
ｄと接続され、他端は接地Ｖｓｓと接続される。このパ
ターン配置をＡ−Ａ線で切った断面図が図５である。図
５において、（９）は絶縁膜（７）と結合されるシリコ
ン基板である。
（２）は電源Ｖｄｄと接地Ｖｓｓとの間に２５６本も直
列接続しなければならない為、集積回路チップ上におい
ては、チップ面積との関係もあって梯子状に配置して抵
抗（２）の占有面積の縮小化を図る必要がある。この状
態を示したのが図４である。図４は、集積回路チップを
上部から見た状態の平面図であり、（７）はシリコン酸
化膜等から成る絶縁膜であり、該絶縁膜（７）上部にア
ルミ、ポリシリコン等から成る抵抗配線（８）が梯子状
に配置されている。該抵抗配線（８）の一端は電源Ｖｄ
ｄと接続され、他端は接地Ｖｓｓと接続される。このパ
ターン配置をＡ−Ａ線で切った断面図が図５である。図
５において、（９）は絶縁膜（７）と結合されるシリコ
ン基板である。
【０００５】
【発明が解決しようとする課題】さて、図５に示す如
く、絶縁膜（７）上に抵抗配線（８）を形成するには、
その行程として、まず、絶縁膜（７）上に抵抗配線
（８）部分を含むポリシリコンを一様にＣＶＤ（Chemic
al Vapor Deposition)法により堆積し、その後、ポリシ
リコン上で配線抵抗（８）を残すべき位置にマスクを施
す。その後、エッチングによりマスクを施した部分以外
のポリシリコンを削り落とす。これにより、図５に示す
様に、ポリシリコンの抵抗配線（８）を梯子上に形成す
ることができる。
く、絶縁膜（７）上に抵抗配線（８）を形成するには、
その行程として、まず、絶縁膜（７）上に抵抗配線
（８）部分を含むポリシリコンを一様にＣＶＤ（Chemic
al Vapor Deposition)法により堆積し、その後、ポリシ
リコン上で配線抵抗（８）を残すべき位置にマスクを施
す。その後、エッチングによりマスクを施した部分以外
のポリシリコンを削り落とす。これにより、図５に示す
様に、ポリシリコンの抵抗配線（８）を梯子上に形成す
ることができる。
【０００６】しかしながら、上記エッチングを行う場
合、ｂ、ｃ、ｄ部分は左右がポリシリコンで囲まれてい
るが、ａ及びｅ部分は一方の側面にポリシリコンが残ら
ない形状となっている。従って、ｂ、ｃ、ｄ部分とａ及
びｅ部分をエッチングする場合、エッチング面積が異な
る為にエッチング速度が異なってしまい、その結果、ａ
及びｅ部分に隣接する抵抗配線（８Ａ）（８Ｄ）の線幅
がｂ、ｃ、ｄ部分に隣接する抵抗配線（８Ｂ）（８Ｃ）
の線幅と異なってしまう。具体的には、ａ及びｅ部分を
エッチングする速度の方がｂ、ｃ、ｄ部分をエッチング
する速度に比べて速くなる為、配線抵抗（８Ａ）（８
Ｄ）の方が期待する幅より多く削られてしまう。
合、ｂ、ｃ、ｄ部分は左右がポリシリコンで囲まれてい
るが、ａ及びｅ部分は一方の側面にポリシリコンが残ら
ない形状となっている。従って、ｂ、ｃ、ｄ部分とａ及
びｅ部分をエッチングする場合、エッチング面積が異な
る為にエッチング速度が異なってしまい、その結果、ａ
及びｅ部分に隣接する抵抗配線（８Ａ）（８Ｄ）の線幅
がｂ、ｃ、ｄ部分に隣接する抵抗配線（８Ｂ）（８Ｃ）
の線幅と異なってしまう。具体的には、ａ及びｅ部分を
エッチングする速度の方がｂ、ｃ、ｄ部分をエッチング
する速度に比べて速くなる為、配線抵抗（８Ａ）（８
Ｄ）の方が期待する幅より多く削られてしまう。
【０００７】これより、電源Ｖｄｄから接地Ｖｓｓまで
直列接続された抵抗を実現する際に、ポリシリコンの線
幅の不均一に起因して、同一値の抵抗値を実現したくて
も実現できず、各抵抗の接続点電圧がばらついてしま
い、この結果、比較器（４）の−端子に印加される基準
電圧がばらついてしまい、正確なＡＤ変換をできなくな
る問題があった。
直列接続された抵抗を実現する際に、ポリシリコンの線
幅の不均一に起因して、同一値の抵抗値を実現したくて
も実現できず、各抵抗の接続点電圧がばらついてしま
い、この結果、比較器（４）の−端子に印加される基準
電圧がばらついてしまい、正確なＡＤ変換をできなくな
る問題があった。
【０００８】そこで、本発明は、複数の直列抵抗に相当
する抵抗配線を半導体集積回路チップ上に梯子上に配置
する場合、抵抗配線の線幅を均一とできる逐次比較型Ａ
Ｄコンバータの集積回路を提供することを目的とする。
する抵抗配線を半導体集積回路チップ上に梯子上に配置
する場合、抵抗配線の線幅を均一とできる逐次比較型Ａ
Ｄコンバータの集積回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明は、前記問題点を
解決する為に成されたものであり、その特徴とするとこ
ろは、第１電源と第２電源との間に直列接続された複数
の抵抗と、アナログ電圧と前記複数の抵抗の何れか１つ
の接続点電圧とを比較する比較器と、該比較器の比較出
力に応じて前記複数の抵抗の何れか１つの接続点電圧を
選択する選択回路とを有し、前記比較器から前記アナロ
グ電圧の大きさに対応する所定ビットのデジタル信号を
得る逐次比較型ＡＤコンバータの集積回路において、前
記複数の抵抗に相当する所定長の抵抗配線を梯子状に折
り返して配置する際、前記抵抗配線の対向する配線部同
士の間隙を等しくし、且つ、折り返し配置された前記抵
抗配線の最も外側に位置する２つの配線部の外方に、前
記抵抗配線と同一素材のダミー配線を前記間隙と同一間
隙で配置した点である。
解決する為に成されたものであり、その特徴とするとこ
ろは、第１電源と第２電源との間に直列接続された複数
の抵抗と、アナログ電圧と前記複数の抵抗の何れか１つ
の接続点電圧とを比較する比較器と、該比較器の比較出
力に応じて前記複数の抵抗の何れか１つの接続点電圧を
選択する選択回路とを有し、前記比較器から前記アナロ
グ電圧の大きさに対応する所定ビットのデジタル信号を
得る逐次比較型ＡＤコンバータの集積回路において、前
記複数の抵抗に相当する所定長の抵抗配線を梯子状に折
り返して配置する際、前記抵抗配線の対向する配線部同
士の間隙を等しくし、且つ、折り返し配置された前記抵
抗配線の最も外側に位置する２つの配線部の外方に、前
記抵抗配線と同一素材のダミー配線を前記間隙と同一間
隙で配置した点である。
【００１０】
【作用】本発明によれば、逐次比較型ＡＤコンバータを
構成する複数の抵抗に相当する所定長の配線抵抗を梯子
上に折り返して配置する際、前記抵抗配線の対向する配
線部同士の間隙を等しくし、且つ、折り返し配置された
前記抵抗配線の最も外側に位置する２つの配線部の外方
に、前記抵抗配線と同一素材のダミー配線を前記間隙と
同一間隙で配置した。これにより、抵抗配線の線幅を均
一とでき、正確なＡＤ変換結果を得ることができる。
構成する複数の抵抗に相当する所定長の配線抵抗を梯子
上に折り返して配置する際、前記抵抗配線の対向する配
線部同士の間隙を等しくし、且つ、折り返し配置された
前記抵抗配線の最も外側に位置する２つの配線部の外方
に、前記抵抗配線と同一素材のダミー配線を前記間隙と
同一間隙で配置した。これにより、抵抗配線の線幅を均
一とでき、正確なＡＤ変換結果を得ることができる。
【００１１】
【実施例】本発明の詳細を図面に従って具体的に説明す
る。図１は本発明の一実施例を示す図であり、チップ上
のパターン配置を上部から見たものである。尚、図４と
同様に絶縁膜（７）上にポリシリコンの抵抗配線（８）
が梯子上に折り返し配置されている。
る。図１は本発明の一実施例を示す図であり、チップ上
のパターン配置を上部から見たものである。尚、図４と
同様に絶縁膜（７）上にポリシリコンの抵抗配線（８）
が梯子上に折り返し配置されている。
【００１２】図１において、（１０）は、梯子上に折り
返し配置された抵抗配線（８）の最上部の配線部に対向
して設けられたダミー配線であり、該ダミー配線（１
０）は抵抗配線（８）と同一素材のポリシリコンで形成
される。同様に、（１１）は、抵抗配線（８）の最下部
の配線部に対向して設けられたダミー配線であり、該ダ
ミー配線（１１）もポリシリコンで形成されている。
尚、抵抗配線（８）を折り返すことにより得られる対向
する各配線部同士の間隙Ｌは等しく、且つ、ダミー配線
（１０）と抵抗配線（８）の最上部の配線部との間隙も
Ｌであり、且つ、ダミー配線（１１）と抵抗配線（８）
の最下部の配線部との間隙もＬとされている。これらの
抵抗配線（８）及びダミー配線（１０）（１１）は、従
来の技術の項で述べた様に、絶縁膜（７）上にポリシリ
コンを一様に堆積し、残すべき抵抗配線（８）及びダミ
ー配線（１０）（１１）上にマスクを施し、その後、エ
ッチング行程によりマスク以外のポリシリコンを削り落
とせばよい。これにより、図１に示すパターン配置の抵
抗配線（８）及びダミー配線（１０）（１１）が形成さ
れる。ここで、ダミー配線（１０）（１１）を設けたこ
とにより、配線抵抗（８）の最上部及び最下部の配線部
にも、配線抵抗（８）の内側の配線部間の間隙Ｌと同様
にＬの間隙を作ることができ、これより、抵抗配線
（８）のパターンを作る際のエッチング速度が抵抗配線
（８）のどの配線部でも等しくなり、抵抗配線（８）の
線幅を均一とすることができる。従って、図３に示す逐
次比較型ＡＤコンバータにおいて、正確なＡＤ変換結果
を得ることができる。尚、図１においては、抵抗配線
（８）の折り返し部分Ｔにはダミー配線が設けられてい
ない。これは、折り返し部分は極めて短い距離の為、エ
ッチングの影響を無視できる程度であるからである。し
かし、それでも尚、折り返し部分Ｔに対しても線幅の均
一性を求めるのであれば、図２に示す様に、梯子状の抵
抗配線（８）を囲む状態にダミー配線（１２）を設けれ
ばよい。この場合に、ダミー配線（１２）と抵抗配線
（８）の折り返し部分Ｔとの間隙もＬに設定すればよ
い。
返し配置された抵抗配線（８）の最上部の配線部に対向
して設けられたダミー配線であり、該ダミー配線（１
０）は抵抗配線（８）と同一素材のポリシリコンで形成
される。同様に、（１１）は、抵抗配線（８）の最下部
の配線部に対向して設けられたダミー配線であり、該ダ
ミー配線（１１）もポリシリコンで形成されている。
尚、抵抗配線（８）を折り返すことにより得られる対向
する各配線部同士の間隙Ｌは等しく、且つ、ダミー配線
（１０）と抵抗配線（８）の最上部の配線部との間隙も
Ｌであり、且つ、ダミー配線（１１）と抵抗配線（８）
の最下部の配線部との間隙もＬとされている。これらの
抵抗配線（８）及びダミー配線（１０）（１１）は、従
来の技術の項で述べた様に、絶縁膜（７）上にポリシリ
コンを一様に堆積し、残すべき抵抗配線（８）及びダミ
ー配線（１０）（１１）上にマスクを施し、その後、エ
ッチング行程によりマスク以外のポリシリコンを削り落
とせばよい。これにより、図１に示すパターン配置の抵
抗配線（８）及びダミー配線（１０）（１１）が形成さ
れる。ここで、ダミー配線（１０）（１１）を設けたこ
とにより、配線抵抗（８）の最上部及び最下部の配線部
にも、配線抵抗（８）の内側の配線部間の間隙Ｌと同様
にＬの間隙を作ることができ、これより、抵抗配線
（８）のパターンを作る際のエッチング速度が抵抗配線
（８）のどの配線部でも等しくなり、抵抗配線（８）の
線幅を均一とすることができる。従って、図３に示す逐
次比較型ＡＤコンバータにおいて、正確なＡＤ変換結果
を得ることができる。尚、図１においては、抵抗配線
（８）の折り返し部分Ｔにはダミー配線が設けられてい
ない。これは、折り返し部分は極めて短い距離の為、エ
ッチングの影響を無視できる程度であるからである。し
かし、それでも尚、折り返し部分Ｔに対しても線幅の均
一性を求めるのであれば、図２に示す様に、梯子状の抵
抗配線（８）を囲む状態にダミー配線（１２）を設けれ
ばよい。この場合に、ダミー配線（１２）と抵抗配線
（８）の折り返し部分Ｔとの間隙もＬに設定すればよ
い。
【００１３】
【発明の効果】本発明によれば、逐次比較型ＡＤコンバ
ータに使用する複数の直列抵抗に相当する抵抗配線を半
導体集積回路チップ上に梯子状に配置した場合、抵抗配
線の線幅を均一とでき、これより正確なＡＤ変換結果を
得ることができる利点が得られる。
ータに使用する複数の直列抵抗に相当する抵抗配線を半
導体集積回路チップ上に梯子状に配置した場合、抵抗配
線の線幅を均一とでき、これより正確なＡＤ変換結果を
得ることができる利点が得られる。
【図１】本発明の一実施例を示す図である。
【図２】本発明の他の実施例を示す図である。
【図３】一般的な逐次比較型ＡＤコンバータを示す図で
ある。
ある。
【図４】従来の抵抗配線の配置パターンを示す図であ
る。
る。
【図５】図４の断層を示す断面図である。
（８） 抵抗配線 （１０）（１１）（１２） ダミー配線
Claims (2)
- 【請求項１】 第１電源と第２電源との間に直列接続さ
れた複数の抵抗と、アナログ電圧と前記複数の抵抗の何
れか１つの接続点電圧とを比較する比較器と、該比較器
の比較出力に応じて前記複数の抵抗の何れか１つの接続
点電圧を選択する選択回路とを有し、前記比較器から前
記アナログ電圧の大きさに対応する所定ビットのデジタ
ル信号を得る逐次比較型ＡＤコンバータの集積回路にお
いて、 前記複数の抵抗に相当する所定長の抵抗配線を梯子状に
折り返して配置する際、前記抵抗配線の対向する配線部
同士の間隙を等しくし、且つ、折り返し配置された前記
抵抗配線の最も外側に位置する２つの配線部の外方に、
前記抵抗配線と同一素材のダミー配線を前記間隙と同一
間隙で配置したことを特徴とする逐次比較型ＡＤコンバ
ータの集積回路。 - 【請求項２】 前記ダミー配線を前記抵抗配線の配線部
から折り返し部分まで延長し、前記ダミー配線と前記折
り返し部分との間隙を前記ダミー配線と前記抵抗配線の
最も外側の配線部との間隙と等しくしたことを特徴とす
る請求項１記載の逐次比較型ＡＤコンバータの集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07028125A JP3086615B2 (ja) | 1995-02-16 | 1995-02-16 | 逐次比較型ａｄコンバータの集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07028125A JP3086615B2 (ja) | 1995-02-16 | 1995-02-16 | 逐次比較型ａｄコンバータの集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08223042A true JPH08223042A (ja) | 1996-08-30 |
| JP3086615B2 JP3086615B2 (ja) | 2000-09-11 |
Family
ID=12240077
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07028125A Expired - Fee Related JP3086615B2 (ja) | 1995-02-16 | 1995-02-16 | 逐次比較型ａｄコンバータの集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3086615B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1999067884A1 (fr) * | 1998-06-25 | 1999-12-29 | Seiko Epson Corporation | Circuit de generation de courant constant, circuit de conversion numerique-analogique et processeur d'image |
| JP2000208710A (ja) * | 1999-01-13 | 2000-07-28 | Sony Corp | 半導体装置 |
| US8225240B2 (en) | 2008-04-10 | 2012-07-17 | Renesas Electronics Corporation | Semiconductor device |
| JP2014220491A (ja) * | 2013-04-09 | 2014-11-20 | 富士電機株式会社 | 薄膜抵抗体群およびそれを内蔵した多層配線基板 |
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1995
- 1995-02-16 JP JP07028125A patent/JP3086615B2/ja not_active Expired - Fee Related
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