JPH09205149A - 半導体集積回路のレイアウト方法 - Google Patents
半導体集積回路のレイアウト方法Info
- Publication number
- JPH09205149A JPH09205149A JP8010900A JP1090096A JPH09205149A JP H09205149 A JPH09205149 A JP H09205149A JP 8010900 A JP8010900 A JP 8010900A JP 1090096 A JP1090096 A JP 1090096A JP H09205149 A JPH09205149 A JP H09205149A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- value
- wirings
- integrated circuit
- interval
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 35
- 239000004065 semiconductor Substances 0.000 title claims description 9
- 230000008054 signal transmission Effects 0.000 abstract description 4
- 239000010410 layer Substances 0.000 description 54
- 238000010586 diagram Methods 0.000 description 5
- 238000000605 extraction Methods 0.000 description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 238000012795 verification Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Theoretical Computer Science (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 半導体製造技術の微細加工技術の進歩に伴う
配線間隔の減少による、同層配線間の隣接配線容量の増
大と、これに起因する配線遅延時間の増大を防ぎ、集積
回路装置の高速動作を可能にする。 【解決手段】 機能セル間を接続する信号配線につい
て、隣接する配線との間隔ｄｉと、そのｄｉに対応する
配線長ａｉとから求められる量 【数４】 が小さくなるように配線を行う。これにより、隣接配線
容量を小さくして集積回路装置が高速動作できるように
する。
配線間隔の減少による、同層配線間の隣接配線容量の増
大と、これに起因する配線遅延時間の増大を防ぎ、集積
回路装置の高速動作を可能にする。 【解決手段】 機能セル間を接続する信号配線につい
て、隣接する配線との間隔ｄｉと、そのｄｉに対応する
配線長ａｉとから求められる量 【数４】 が小さくなるように配線を行う。これにより、隣接配線
容量を小さくして集積回路装置が高速動作できるように
する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路のレ
イアウト方法に関し、特に配線方法に関する。
イアウト方法に関し、特に配線方法に関する。
【０００２】
【従来の技術】一般にゲートアレイまたはセルベース方
式の集積回路装置は、複数の基本的な論理を実現する機
能セルを予め設計ライブラリとして準備しておき、これ
ら、機能セルの自動配置、および、これら機能セル間の
自動配線を行って所望の論理回路を構成している。
式の集積回路装置は、複数の基本的な論理を実現する機
能セルを予め設計ライブラリとして準備しておき、これ
ら、機能セルの自動配置、および、これら機能セル間の
自動配線を行って所望の論理回路を構成している。
【０００３】従来の自動配置、自動配線の手順は、図４
に示すように、最初に、機能セル間配線の混雑度を考慮
したフロアプランに沿って機能セル配置１０１を行い、
次に予め定義された配線チャネルに沿って機能セル間配
線１０２を行い、最後に所望の論理回路との一致検証１
０３，１０４を行ってレイアウトの完了１０５としてい
た。このときの機能セル間配線１０２は電源を供給する
ための電源配線と、機能セルの入出力端子間を接続する
ための信号配線とを行うが、特に信号配線については、
従来の信号配線の配線容量は、基板間容量ならびに異層
間配線容量が支配的であり、同層配線間の隣接配線容量
はほとんど無視できる程度の値であったので、配線遅延
を考慮して入出力端子間の配線長がなるべく短くなるよ
うに配線するのが一般的であった。
に示すように、最初に、機能セル間配線の混雑度を考慮
したフロアプランに沿って機能セル配置１０１を行い、
次に予め定義された配線チャネルに沿って機能セル間配
線１０２を行い、最後に所望の論理回路との一致検証１
０３，１０４を行ってレイアウトの完了１０５としてい
た。このときの機能セル間配線１０２は電源を供給する
ための電源配線と、機能セルの入出力端子間を接続する
ための信号配線とを行うが、特に信号配線については、
従来の信号配線の配線容量は、基板間容量ならびに異層
間配線容量が支配的であり、同層配線間の隣接配線容量
はほとんど無視できる程度の値であったので、配線遅延
を考慮して入出力端子間の配線長がなるべく短くなるよ
うに配線するのが一般的であった。
【０００４】しかし、近年の微細加工技術の進歩によ
り、配線幅１ミクロン、配線間隔１ミクロンの微細配線
加工が可能となると、配線間隔の減少に伴い同層配線間
の隣接配線容量が無視できないほど増大してきている。
例えば、隣接する２本の信号配線がシリコン基板上に２
ミクロンのシリコン酸化膜を形成し、各々配線幅を１ミ
クロン、配線膜厚を１ミクロン、配線間隔を１ミクロ
ン、層間膜としてシリコン酸化膜を使用した場合、１本
の信号配線の全配線容量が０．２４ｐＦ／ｍｍであるの
に対し隣接配線間容量は、０．１４ｐＦ／ｍｍとなり、
信号配線の全配線容量の６０％に達する。
り、配線幅１ミクロン、配線間隔１ミクロンの微細配線
加工が可能となると、配線間隔の減少に伴い同層配線間
の隣接配線容量が無視できないほど増大してきている。
例えば、隣接する２本の信号配線がシリコン基板上に２
ミクロンのシリコン酸化膜を形成し、各々配線幅を１ミ
クロン、配線膜厚を１ミクロン、配線間隔を１ミクロ
ン、層間膜としてシリコン酸化膜を使用した場合、１本
の信号配線の全配線容量が０．２４ｐＦ／ｍｍであるの
に対し隣接配線間容量は、０．１４ｐＦ／ｍｍとなり、
信号配線の全配線容量の６０％に達する。
【０００５】これを改善する方法として、例えばクロッ
ク配線の隣接配線容量を減らすレイアウト方法が提案さ
れていた（特開平４−２０７０７１）。図５は、従来の
集積回路装置における機能セル間配線の自動配線部を示
した平面図である。図５において、１Ａ，１Ｂ，１Ｃ，
１Ｄ，１Ｅ，２Ａ，２Ｂ，２Ｃ，２Ｄ，２Ｅ，２Ｆ，２
Ｇ，２Ｈは、それぞれ自動配線プログラムがクロック信
号配線を考慮して１層、２層信号配線を配設するチャネ
ルであり、１層信号配線１２，１３，１４と、２層信号
配線２３，２４，２５，２６，２７並びにスルーホール
３３，３４は、通常の論理信号を伝達し、１層クロック
信号配線１１、２層クロック信号配線２１，２２並びに
スルーホール３１，３２はクロック信号を伝達してい
る。また、１層信号配線１１と、２層信号配線２１は、
スルーホール３１を介して接続され、１層信号配線１１
と２層信号配線２２は、スルーホール３２を介して接続
され、クロック信号は２層信号配線２１から２層信号配
線２２に伝達される。
ク配線の隣接配線容量を減らすレイアウト方法が提案さ
れていた（特開平４−２０７０７１）。図５は、従来の
集積回路装置における機能セル間配線の自動配線部を示
した平面図である。図５において、１Ａ，１Ｂ，１Ｃ，
１Ｄ，１Ｅ，２Ａ，２Ｂ，２Ｃ，２Ｄ，２Ｅ，２Ｆ，２
Ｇ，２Ｈは、それぞれ自動配線プログラムがクロック信
号配線を考慮して１層、２層信号配線を配設するチャネ
ルであり、１層信号配線１２，１３，１４と、２層信号
配線２３，２４，２５，２６，２７並びにスルーホール
３３，３４は、通常の論理信号を伝達し、１層クロック
信号配線１１、２層クロック信号配線２１，２２並びに
スルーホール３１，３２はクロック信号を伝達してい
る。また、１層信号配線１１と、２層信号配線２１は、
スルーホール３１を介して接続され、１層信号配線１１
と２層信号配線２２は、スルーホール３２を介して接続
され、クロック信号は２層信号配線２１から２層信号配
線２２に伝達される。
【０００６】図５に示すように、１層クロック信号配線
１１と１層信号配線１３との配線間隔ｌ1 と、１層クロ
ック信号配線１１と、１層信号配線１４との配線間隔ｌ
2 とは等しく、通常の１層信号配線１２と１層信号配線
１３との配線間隔ｌ3 の２倍である。同様に、２層クロ
ック信号配線２１と２層信号配線２３との配線間隔Ｌ１
と、２層クロック信号配線２１と２層信号配線２４との
配線間隔Ｌ２と、２層クロック信号配線２２と２層信号
配線２６との配線間隔Ｌ３と、２層クロック信号配線２
２と２層信号配線２７との配線間隔Ｌ４とは、全て等し
く、２層信号配線２５と２層信号配線２６との配線間隔
Ｌ５の２倍である。このようにして、クロック信号配線
１１，２１，２２と通常の信号配線１２，１３，１４，
２３，２４，２５，２６，２７とを別々に処理すること
により、通常の信号配線の配線間隔は微細加工技術によ
って決定される最小配線幅、最小配線間隔で配線し、ク
ロック信号配線の配線間隔は予め指定した配線間隔を満
足するようにクロック信号配線を配設していた。
１１と１層信号配線１３との配線間隔ｌ1 と、１層クロ
ック信号配線１１と、１層信号配線１４との配線間隔ｌ
2 とは等しく、通常の１層信号配線１２と１層信号配線
１３との配線間隔ｌ3 の２倍である。同様に、２層クロ
ック信号配線２１と２層信号配線２３との配線間隔Ｌ１
と、２層クロック信号配線２１と２層信号配線２４との
配線間隔Ｌ２と、２層クロック信号配線２２と２層信号
配線２６との配線間隔Ｌ３と、２層クロック信号配線２
２と２層信号配線２７との配線間隔Ｌ４とは、全て等し
く、２層信号配線２５と２層信号配線２６との配線間隔
Ｌ５の２倍である。このようにして、クロック信号配線
１１，２１，２２と通常の信号配線１２，１３，１４，
２３，２４，２５，２６，２７とを別々に処理すること
により、通常の信号配線の配線間隔は微細加工技術によ
って決定される最小配線幅、最小配線間隔で配線し、ク
ロック信号配線の配線間隔は予め指定した配線間隔を満
足するようにクロック信号配線を配設していた。
【０００７】
【発明が解決しようとする課題】上述した従来のレイア
ウト方法では、クロック信号配線については十分効果が
期待できるものの、その他の信号配線については隣接す
る配線に対して考慮されていないので、微細加工技術が
進歩し、配線間隔が減少すると同層配線間の隣接配線容
量が増大し、信号伝達時間の配線遅延時間が増大してし
まい集積回路の動作周波数が劣化するという問題があっ
た。
ウト方法では、クロック信号配線については十分効果が
期待できるものの、その他の信号配線については隣接す
る配線に対して考慮されていないので、微細加工技術が
進歩し、配線間隔が減少すると同層配線間の隣接配線容
量が増大し、信号伝達時間の配線遅延時間が増大してし
まい集積回路の動作周波数が劣化するという問題があっ
た。
【０００８】また、配線遅延時間は、実際に配線を行わ
ないと正確に知ることができないので、信号伝達時間に
対する配線遅延時間の占める割合が増大すればするほ
ど、レイアウトを行う前の論理設計レベルでの性能予測
が困難になるので、どうしても多大なマージンを考慮し
た設計をしなければならないという問題もあった。
ないと正確に知ることができないので、信号伝達時間に
対する配線遅延時間の占める割合が増大すればするほ
ど、レイアウトを行う前の論理設計レベルでの性能予測
が困難になるので、どうしても多大なマージンを考慮し
た設計をしなければならないという問題もあった。
【０００９】そして、従来の１層信号配線と２層信号配
線との間の異層間配線間容量は、層間膜厚を厚くする等
の配線間容量の低減手法があるが、隣接配線間容量は、
このような低減方法を利用できないため、配線間容量の
低減は困難である。
線との間の異層間配線間容量は、層間膜厚を厚くする等
の配線間容量の低減手法があるが、隣接配線間容量は、
このような低減方法を利用できないため、配線間容量の
低減は困難である。
【００１０】
【課題を解決するための手段】本発明の半導体集積回路
のレイアウト方法は、複数の基本的な論理を実現する機
能セルを配置する工程と、前記機能セルの入出力端子間
を配線接続する工程と、隣接する配線との間隔ｄｉを抽
出する工程と、前記配線間隔ｄｉに対応する配線長ａｉ
を抽出する工程と、前記配線間隔ｄｉとこれに対応する
配線長ａｉとから
のレイアウト方法は、複数の基本的な論理を実現する機
能セルを配置する工程と、前記機能セルの入出力端子間
を配線接続する工程と、隣接する配線との間隔ｄｉを抽
出する工程と、前記配線間隔ｄｉに対応する配線長ａｉ
を抽出する工程と、前記配線間隔ｄｉとこれに対応する
配線長ａｉとから
【００１１】
【数２】 を計算する工程と、前記Ｃｐが小さくなるように機能セ
ルの入出力端子間を再度接続し直す工程とを備えてい
る。
ルの入出力端子間を再度接続し直す工程とを備えてい
る。
【００１２】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。図１は本発明の半導体集積回路のレイア
ウト方法の工程手順を示した図である。図１において、
最初に機能セル配置工程１０１を行い、次に機能セル間
配線工程１０２を行い、再配線処理の繰り返し回数をカ
ウントする変数ｎに初期値“１”を代入１０６（再配線
回数ｎの初期化工程）を行って、クロック信号配線を除
く全ての信号配線について、隣接配線間隔ｄｉの抽出工
程１０７を行い、その配線間隔ｄｉで平行に配設されて
いる配線長ａｉの抽出工程１０８を行って、信号配線の
全配線長にわたって
して説明する。図１は本発明の半導体集積回路のレイア
ウト方法の工程手順を示した図である。図１において、
最初に機能セル配置工程１０１を行い、次に機能セル間
配線工程１０２を行い、再配線処理の繰り返し回数をカ
ウントする変数ｎに初期値“１”を代入１０６（再配線
回数ｎの初期化工程）を行って、クロック信号配線を除
く全ての信号配線について、隣接配線間隔ｄｉの抽出工
程１０７を行い、その配線間隔ｄｉで平行に配設されて
いる配線長ａｉの抽出工程１０８を行って、信号配線の
全配線長にわたって
【００１３】
【数３】 の計算１０９（Ｃｐ値の計算工程）を行い、Ｃｐの値が
小さくなるように個々の信号配線について順次再配線す
る工程１１０を行う。
小さくなるように個々の信号配線について順次再配線す
る工程１１０を行う。
【００１４】ここで、このＣｐの値は、集積回路全体に
ついて最小値をとることが最も望ましいが、信号配線間
隔はお互いの配線の仕方に依存するので、集積回路全体
について一度の再配線処理１１０でＣｐの最小値を得る
ことは不可能である。このため、本実施の形態では、再
配線処理の繰り返し回数に上限値として例えば５回を設
定し、集積回路全体についての再配線回数のカウント１
１１を行い、カウント値ｎが６回目になったときに再配
線処理を終了するように判断１１２している。また、本
発明の他の実施の形態として、Ｃｐを求める場合に、再
配線処理の繰り返し回数に上限値を設定しないで、図３
に示すように、再配線後の前回のＣｐの値と今回のＣｐ
の値との差を求め、その差がある値以下になるまで再配
線を繰り返して、集積回路全体についてＣｐの値を可能
な限り小さくすることもできる。
ついて最小値をとることが最も望ましいが、信号配線間
隔はお互いの配線の仕方に依存するので、集積回路全体
について一度の再配線処理１１０でＣｐの最小値を得る
ことは不可能である。このため、本実施の形態では、再
配線処理の繰り返し回数に上限値として例えば５回を設
定し、集積回路全体についての再配線回数のカウント１
１１を行い、カウント値ｎが６回目になったときに再配
線処理を終了するように判断１１２している。また、本
発明の他の実施の形態として、Ｃｐを求める場合に、再
配線処理の繰り返し回数に上限値を設定しないで、図３
に示すように、再配線後の前回のＣｐの値と今回のＣｐ
の値との差を求め、その差がある値以下になるまで再配
線を繰り返して、集積回路全体についてＣｐの値を可能
な限り小さくすることもできる。
【００１５】
【実施例】次に本発明により半導体集積回路のレイアウ
トを行った第１の実施例を図面を用いて説明する。図２
は本発明の集積回路装置における機能セル間配線の自動
配線部を示した平面図である。なお、本発明の機能セル
配置と機能セル間配線工程は従来の技術で説明したもの
と同等であるので、以下の図の説明では、従来のレイア
ウト方法の図５の平面図と違っている部分のみを説明す
る。
トを行った第１の実施例を図面を用いて説明する。図２
は本発明の集積回路装置における機能セル間配線の自動
配線部を示した平面図である。なお、本発明の機能セル
配置と機能セル間配線工程は従来の技術で説明したもの
と同等であるので、以下の図の説明では、従来のレイア
ウト方法の図５の平面図と違っている部分のみを説明す
る。
【００１６】図２において、１層信号配線１２，２８
と、２層信号配線２４，２９並びにスルーホール３３，
３５，３６は通常の論理信号を伝達している。従来のレ
イアウト方法では、図５中の破線Ａで囲む配線長ａの部
分について注目すると、２層信号配線２４とその左側に
隣接する２層信号配線２３との間隔はｄ1 、２層信号配
線２４とその右側に隣接する２層信号配線２５との間隔
はｄ2 であるのに対し、本発明のレイアウト方法では、
図２中の破線Ｂで囲む配線長ａの対応する部分について
注目すると、２層信号配線２９とその左側に隣接する２
層信号配線２３との間隔はｄ3 、２層信号配線２９とそ
の右側に隣接する２層信号配線２５との間隔はｄ4 とな
っている。
と、２層信号配線２４，２９並びにスルーホール３３，
３５，３６は通常の論理信号を伝達している。従来のレ
イアウト方法では、図５中の破線Ａで囲む配線長ａの部
分について注目すると、２層信号配線２４とその左側に
隣接する２層信号配線２３との間隔はｄ1 、２層信号配
線２４とその右側に隣接する２層信号配線２５との間隔
はｄ2 であるのに対し、本発明のレイアウト方法では、
図２中の破線Ｂで囲む配線長ａの対応する部分について
注目すると、２層信号配線２９とその左側に隣接する２
層信号配線２３との間隔はｄ3 、２層信号配線２９とそ
の右側に隣接する２層信号配線２５との間隔はｄ4 とな
っている。
【００１７】これは、２層信号配線の配線幅を例えばｄ
2 と等しくすると、従来のレイアウトでは、ｄ1 ＝５ｄ
2 となるので、Ｃｐは、ＣｐA ＝ａ／ｄ2 ＋ａ／５ｄ2
＝６ａ／５ｄ2 ＝２４ａ／２０ｄ2 となるのに対して、
本発明のレイアウトでは、ｄ 3 ＝２ｄ2 ，ｄ4 ＝４ｄ2
となるのでＣｐはＣｐB ＝ａ／２ｄ2 ＋ａ／４ｄ2 ＝３
ａ／４ｄ2 ＝１５ａ／２０ｄ2 となる。すなわち本発明
のレイアウトは、Ｃｐが小さくなるように信号配線のチ
ャネルを２Ｃから２Ｂへずらして再配線を行った結果で
ある。なおここで信号配線チャネルを左へずらすことに
より、１層信号配線２８の余分な配線が発生するが配線
長ａが十分に長い場合には、１層信号配線２８によるＣ
ｐの増加分は、十分に無視することができる。
2 と等しくすると、従来のレイアウトでは、ｄ1 ＝５ｄ
2 となるので、Ｃｐは、ＣｐA ＝ａ／ｄ2 ＋ａ／５ｄ2
＝６ａ／５ｄ2 ＝２４ａ／２０ｄ2 となるのに対して、
本発明のレイアウトでは、ｄ 3 ＝２ｄ2 ，ｄ4 ＝４ｄ2
となるのでＣｐはＣｐB ＝ａ／２ｄ2 ＋ａ／４ｄ2 ＝３
ａ／４ｄ2 ＝１５ａ／２０ｄ2 となる。すなわち本発明
のレイアウトは、Ｃｐが小さくなるように信号配線のチ
ャネルを２Ｃから２Ｂへずらして再配線を行った結果で
ある。なおここで信号配線チャネルを左へずらすことに
より、１層信号配線２８の余分な配線が発生するが配線
長ａが十分に長い場合には、１層信号配線２８によるＣ
ｐの増加分は、十分に無視することができる。
【００１８】ここで、このＣｐの値は集積回路全体につ
いて最小値をとることが最も望ましいが、信号配線間隔
はお互いの配線の仕方に依存するので、集積回路全体に
ついて一度の再配線処理１１０でＣｐの最小値を得るこ
とは不可能なため本実施例では、再配線処理の繰り返し
回数に上限値として例えば５回を設定している。
いて最小値をとることが最も望ましいが、信号配線間隔
はお互いの配線の仕方に依存するので、集積回路全体に
ついて一度の再配線処理１１０でＣｐの最小値を得るこ
とは不可能なため本実施例では、再配線処理の繰り返し
回数に上限値として例えば５回を設定している。
【００１９】一般に配線膜厚は、配線の場所によらず一
定であるので、Ｃｐの値は配線容量に対応する量である
ことから、本発明のレイアウト方法により、信号配線２
９の配線容量を約３７％低減することができる。このよ
うに本発明のレイアウト方法を用いれば、クロック信号
配線のみでなく、その他の信号配線についても配線容量
を小さくすることが可能となる。
定であるので、Ｃｐの値は配線容量に対応する量である
ことから、本発明のレイアウト方法により、信号配線２
９の配線容量を約３７％低減することができる。このよ
うに本発明のレイアウト方法を用いれば、クロック信号
配線のみでなく、その他の信号配線についても配線容量
を小さくすることが可能となる。
【００２０】次に本発明の第２の実施例について図面を
参照して説明する。図３は、本発明の第２実施例におけ
る半導体集積回路のレイアウト方法の工程手順を示した
図である。第１の実施例では、信号配線の再配線工程１
１０の繰り返し回数を予め５回と決めていたが、第２の
実施例では、再配線後に前回のＣｐの逆数値と今回のＣ
ｐの逆数値との差１１３を求め、その差がある値ε以下
であるかの判断し、ε以下になるまで再配線を繰り返す
ようにして集積回路全体について、Ｃｐの値ができるだ
け小さくなるようにしたものである。変数Ｂには、今回
のＣｐの値の逆数を代入１１４し、機能セル配置１０
１、機能セル間配線１０２の後に、初期値“０”を代入
１１５を行う。変数Ｂは、前回のＣｐの値の逆数を表わ
し、再配線１１０を繰り返す毎に更新１１６を行う。そ
の他の工程については、第１の実施例で説明したので省
略する。
参照して説明する。図３は、本発明の第２実施例におけ
る半導体集積回路のレイアウト方法の工程手順を示した
図である。第１の実施例では、信号配線の再配線工程１
１０の繰り返し回数を予め５回と決めていたが、第２の
実施例では、再配線後に前回のＣｐの逆数値と今回のＣ
ｐの逆数値との差１１３を求め、その差がある値ε以下
であるかの判断し、ε以下になるまで再配線を繰り返す
ようにして集積回路全体について、Ｃｐの値ができるだ
け小さくなるようにしたものである。変数Ｂには、今回
のＣｐの値の逆数を代入１１４し、機能セル配置１０
１、機能セル間配線１０２の後に、初期値“０”を代入
１１５を行う。変数Ｂは、前回のＣｐの値の逆数を表わ
し、再配線１１０を繰り返す毎に更新１１６を行う。そ
の他の工程については、第１の実施例で説明したので省
略する。
【００２１】
【発明の効果】以上説明したように本発明は、クロック
信号配線以外の信号配線についても隣接配線容量の影響
を小さくするようにレイアウトするので、信号伝達時間
の配線遅延時間を抑え集積回路の動作周波数を向上する
ことができる。
信号配線以外の信号配線についても隣接配線容量の影響
を小さくするようにレイアウトするので、信号伝達時間
の配線遅延時間を抑え集積回路の動作周波数を向上する
ことができる。
【００２２】また、レイアウトを行う前の論理設計レベ
ルでの性能予測では、配線遅延時間の変動を小さくでき
るので、多大なマージンを考慮した設計をする必要がな
くなり、集積回路装置の高性能化が可能となるという効
果を有する。
ルでの性能予測では、配線遅延時間の変動を小さくでき
るので、多大なマージンを考慮した設計をする必要がな
くなり、集積回路装置の高性能化が可能となるという効
果を有する。
【図１】本発明の第１の実施例の半導体集積回路のレイ
アウト方法の工程手順を示す図。
アウト方法の工程手順を示す図。
【図２】本発明の集積回路装置における機能セル間配線
の自動配線部を示した平面図である。
の自動配線部を示した平面図である。
【図３】本発明の第２の実施例の半導体集積回路のレイ
アウト方法の工程手順を示す図である。
アウト方法の工程手順を示す図である。
【図４】従来のレイアウト方法の工程手順を示す図であ
る。
る。
【図５】従来の集積回路装置における機能セル間配線の
自動配線部を示した平面図である。
自動配線部を示した平面図である。
１Ａ，１Ｂ，１Ｃ，１Ｄ，１Ｅ １層配線チャネル ２Ａ，２Ｂ，２Ｃ，２Ｄ，２Ｅ，２Ｆ，２Ｇ，２Ｈ
２層配線チャネル １１ １層クロック信号配線 １２，１３，１４，２８ １層信号配線 ２１，２２ ２層クロック信号配線 ２３，２４，２５，２６，２７，２９ ２層信号配線 ｌ1 ，ｌ2 ，ｌ3 隣接１層配線間隔 Ｌ１，Ｌ２，Ｌ３，Ｌ４，Ｌ５，ｄ1 ，ｄ2 ，ｄ3 ，ｄ
4 隣接２層配線間隔 ａ 着目する配線長 １０１ 機能セル配置工程 １０２ 機能セル間配線工程 １０３，１０４ 回路との一致検証工程 １０５ レイアウト完了 １０６ 再配線回数ｎの初期化工程 １０７ 隣接配線間隔ｄｉの抽出工程 １０８ ｄｉに対する配線長ａｉの抽出工程 １０９ Ｃｐの値の計算工程 １１０ Ｃｐが小さくなるように再配線する工程 １１１ 再配線回数ｎの更新 １１２ 再配線回数５以下の判断 １１３ 前回の再配線と今回の再配線と比較し、Ｃｐ
の逆数の差がε以下であるか判断する工程 １１４ Ｃｐの逆数を求める工程 １１５ Ｃｐの逆数を初期化する工程 １１６ Ｃｐの逆数を前回の値として記憶する工程
２層配線チャネル １１ １層クロック信号配線 １２，１３，１４，２８ １層信号配線 ２１，２２ ２層クロック信号配線 ２３，２４，２５，２６，２７，２９ ２層信号配線 ｌ1 ，ｌ2 ，ｌ3 隣接１層配線間隔 Ｌ１，Ｌ２，Ｌ３，Ｌ４，Ｌ５，ｄ1 ，ｄ2 ，ｄ3 ，ｄ
4 隣接２層配線間隔 ａ 着目する配線長 １０１ 機能セル配置工程 １０２ 機能セル間配線工程 １０３，１０４ 回路との一致検証工程 １０５ レイアウト完了 １０６ 再配線回数ｎの初期化工程 １０７ 隣接配線間隔ｄｉの抽出工程 １０８ ｄｉに対する配線長ａｉの抽出工程 １０９ Ｃｐの値の計算工程 １１０ Ｃｐが小さくなるように再配線する工程 １１１ 再配線回数ｎの更新 １１２ 再配線回数５以下の判断 １１３ 前回の再配線と今回の再配線と比較し、Ｃｐ
の逆数の差がε以下であるか判断する工程 １１４ Ｃｐの逆数を求める工程 １１５ Ｃｐの逆数を初期化する工程 １１６ Ｃｐの逆数を前回の値として記憶する工程
Claims (2)
- 【請求項１】 複数の基本的な論理を実現する機能セル
を配置する工程（１０１）と、前記機能セルの入出力端
子間を配線接続する工程（１０２）と、隣接する配線と
の間隔ｄｉを抽出する工程（１０７）と、前記配線間隔
ｄｉに対応する配線長ａｉを抽出する工程（１０８）
と、前記配線間隔ｄｉとこれに対応する配線長ａｉとか
ら 【数１】 を計算する工程（１０９）と、 前記Ｃｐが小さくなるように機能セルの入出力端子間を
再度接続し直す工程（１１０）とを備えていることを特
徴とする半導体集積回路のレイアウト方法。 - 【請求項２】 Ｃｐの値を求める工程において、再配線
後に、前回のＣｐの値と今回のＣｐの値の差を求め、こ
の差が小さくなるようにする請求項１記載の半導体集積
回路のレイアウト方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8010900A JPH09205149A (ja) | 1996-01-25 | 1996-01-25 | 半導体集積回路のレイアウト方法 |
| US08/788,641 US6118937A (en) | 1996-01-25 | 1997-01-27 | Method of laying out a semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8010900A JPH09205149A (ja) | 1996-01-25 | 1996-01-25 | 半導体集積回路のレイアウト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09205149A true JPH09205149A (ja) | 1997-08-05 |
Family
ID=11763186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8010900A Pending JPH09205149A (ja) | 1996-01-25 | 1996-01-25 | 半導体集積回路のレイアウト方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6118937A (ja) |
| JP (1) | JPH09205149A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3206557B2 (ja) * | 1998-08-17 | 2001-09-10 | 日本電気株式会社 | 配線容量算出方法 |
| JP3167980B2 (ja) * | 1999-03-15 | 2001-05-21 | インターナショナル・ビジネス・マシーンズ・コーポレ−ション | コンポーネントの配置方法、コンポーネント配置装置、コンポーネント配置制御プログラムを格納した記憶媒体 |
| JP3447673B2 (ja) * | 2000-06-29 | 2003-09-16 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置の設計方法及び半導体装置の製造方法 |
| JP4610313B2 (ja) * | 2004-11-29 | 2011-01-12 | 富士通セミコンダクター株式会社 | 半導体集積回路の設計方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05120375A (ja) * | 1991-09-06 | 1993-05-18 | Toshiba Corp | 集積回路レイアウトパターン生成装置 |
| JPH06224302A (ja) * | 1993-01-27 | 1994-08-12 | Ricoh Co Ltd | 配線遅延を考慮した配線マスク製造装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02310944A (ja) * | 1989-05-26 | 1990-12-26 | Hitachi Ltd | 半導体装置の製造方法 |
| US5258920A (en) * | 1989-12-26 | 1993-11-02 | General Electric Company | Locally orientation specific routing system |
| JPH05109896A (ja) * | 1991-10-18 | 1993-04-30 | Nec Corp | 半導体集積回路のレイアウト処理方法 |
| US5322438A (en) * | 1993-06-18 | 1994-06-21 | Silicon Systems, Inc. | Layout scheme for precise capacitance ratios |
| US5761080A (en) * | 1995-11-22 | 1998-06-02 | International Business Machines Corporation | Method and apparatus for modeling capacitance in an integrated circuit |
| US5706206A (en) * | 1995-12-01 | 1998-01-06 | Hewlett-Packard Co. | Method of extracting parasitic capacitance values from the physical design of an integrated circuit |
-
1996
- 1996-01-25 JP JP8010900A patent/JPH09205149A/ja active Pending
-
1997
- 1997-01-27 US US08/788,641 patent/US6118937A/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05120375A (ja) * | 1991-09-06 | 1993-05-18 | Toshiba Corp | 集積回路レイアウトパターン生成装置 |
| JPH06224302A (ja) * | 1993-01-27 | 1994-08-12 | Ricoh Co Ltd | 配線遅延を考慮した配線マスク製造装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6118937A (en) | 2000-09-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2918101B2 (ja) | 半導体集積回路のレイアウト方法 | |
| US6613611B1 (en) | ASIC routing architecture with variable number of custom masks | |
| JPH11297836A (ja) | 半導体装置、半導体装置の設計方法、記録媒体および半導体装置の設計支援装置 | |
| JP2019507961A (ja) | 導電性構造、導電性構造を含むシステムと装置および関連する方法 | |
| KR100777902B1 (ko) | 용량 소자 및 그 제조 방법 | |
| CN115659901B (zh) | 一种芯片物理设计的距离布线优化方法和装置 | |
| US6066896A (en) | Semiconductor integrated circuit device and its manufacturing method | |
| JPH09205149A (ja) | 半導体集積回路のレイアウト方法 | |
| JP3119197B2 (ja) | クロストークを考慮した自動配線方法 | |
| US6841886B2 (en) | Layout structure for a flip chip semiconductor integrated circuit | |
| US6943415B2 (en) | Architecture for mask programmable devices | |
| US5581097A (en) | Method of fabricating semiconductor device using shared contact hole masks and semiconductor device using same | |
| JPS5814749B2 (ja) | 電荷転送装置 | |
| JPH0666366B2 (ja) | 半導体集積回路装置の製造方法 | |
| EP0949572B1 (en) | Arranging/wiring method of semiconductor device, and semiconductor device arranging/wiring apparatus capable of preventing erroneous operation of actual device | |
| JPH09293786A (ja) | 多層配線を有する半導体装置及びその配線方法 | |
| JP5021891B2 (ja) | 半導体集積回路のパターン生成方法および半導体集積回路、その製造方法 | |
| US4888299A (en) | Routing among field effect transistors | |
| JP2783216B2 (ja) | 半導体装置の配線方法 | |
| JPH08223042A (ja) | 逐次比較型ａｄコンバータの集積回路 | |
| JPS6079744A (ja) | 半導体装置 | |
| JPS62203351A (ja) | 集積回路の配線方法 | |
| JP2002299453A (ja) | 半導体集積回路装置及びその配置方法 | |
| US20140183603A1 (en) | Signal path and method of manufacturing a multiple-patterned semiconductor device | |
| JP2000114386A (ja) | 半導体集積回路の設計方法 |