JPS6079744A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6079744A JPS6079744A JP18655483A JP18655483A JPS6079744A JP S6079744 A JPS6079744 A JP S6079744A JP 18655483 A JP18655483 A JP 18655483A JP 18655483 A JP18655483 A JP 18655483A JP S6079744 A JPS6079744 A JP S6079744A
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- JP
- Japan
- Prior art keywords
- wiring
- layer
- layer wiring
- insulating film
- semiconductor device
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は半導体装置に関し、特に三層以上の多層配線構
造を有する半導体装置に関するつ〔従来技術〕 従来、多層配ｌＩｊ！構造を有する半導体装置の配線は
配＃Ｊｔ層間絶縁膜七介して重ね各層の接続は隣シの層
に逐次とられる構造になっていた。
造を有する半導体装置に関するつ〔従来技術〕 従来、多層配ｌＩｊ！構造を有する半導体装置の配線は
配＃Ｊｔ層間絶縁膜七介して重ね各層の接続は隣シの層
に逐次とられる構造になっていた。
第１図は従来の多層配線構造分有する半導体装置の断面
図である。図に示すように、半導体素子領域の形成され
た半導体基板１０表面には絶縁膜２が形成され、その上
に逐次多層配線が形成される。図において、３は第１層
配線、６は第２層配線、９は第３層配線であるが第１層
と第２層配線の間には１． ２層間絶縁膜４が、また第
２層と第３層線の間には２．３層間絶縁膜７が形成され
、１．２層間は１． ２層間接続孔５． ｓ ／ 、ｓ
／／で接続され、第２層と第３層配線間は２．３層間接
続孔８．８′で接続されている。すなわち中間層配線６
は接続孔上上下両方向に持って接続されている。
図である。図に示すように、半導体素子領域の形成され
た半導体基板１０表面には絶縁膜２が形成され、その上
に逐次多層配線が形成される。図において、３は第１層
配線、６は第２層配線、９は第３層配線であるが第１層
と第２層配線の間には１． ２層間絶縁膜４が、また第
２層と第３層線の間には２．３層間絶縁膜７が形成され
、１．２層間は１． ２層間接続孔５． ｓ ／ 、ｓ
／／で接続され、第２層と第３層配線間は２．３層間接
続孔８．８′で接続されている。すなわち中間層配線６
は接続孔上上下両方向に持って接続されている。
ま友、第１図の多層配線構造を有する半導体装置は次の
工程により製造される。
工程により製造される。
先ず、半導体基板ｌの一主面上を覆う絶縁膜２の上に第
１層配線金属を被着し、次に第１層配線金属音パターニ
ングする事により第１層配線３を形成する。次に１．
２層間絶縁膜４を被着する。
１層配線金属を被着し、次に第１層配線金属音パターニ
ングする事により第１層配線３を形成する。次に１．
２層間絶縁膜４を被着する。
この１．２層間絶縁膜４ｔ選択的罠エツチングすること
によシ１．２層間接続孔５Ｖｉ−設け、る。次いで：第
２層配線金属を被着し、そＯ後第２配線金属層全バター
ニングして第２層配線６を形成する。
によシ１．２層間接続孔５Ｖｉ−設け、る。次いで：第
２層配線金属を被着し、そＯ後第２配線金属層全バター
ニングして第２層配線６を形成する。
次に２． ３層間絶縁膜７ｔ−被着し、その後２．３層
間絶縁膜を選択的にエツチングすることにょシ２．３層
間接続孔８．８’ｔ−形成する。次に第１層配線金属全
被着し、その後第３層配線金属音バターニングする仁と
にょ夛第３層配ｍ９ｔ−彎成すると従来の３層配＃Ｊ構
造の半導体装置が得られる。
間絶縁膜を選択的にエツチングすることにょシ２．３層
間接続孔８．８’ｔ−形成する。次に第１層配線金属全
被着し、その後第３層配線金属音バターニングする仁と
にょ夛第３層配ｍ９ｔ−彎成すると従来の３層配＃Ｊ構
造の半導体装置が得られる。
以上の説明かられかるように３層配ｍｍ造を得るために
は、バターニング全配線並びに絶縁膜を合わせ５回行な
う必要があハ４層の場合は７回必要となシ、Ｎ層の配線
を行なうためにはＮＸ２−１回行なうこととなる。
は、バターニング全配線並びに絶縁膜を合わせ５回行な
う必要があハ４層の場合は７回必要となシ、Ｎ層の配線
を行なうためにはＮＸ２−１回行なうこととなる。
このようにバターニングが多いことは工程が多くなり歩
留り、信頼性の低下になシ、目合わせずれが多くなＬマ
ージン會多くとる必要性から小型化の面からも好ましく
ない。
留り、信頼性の低下になシ、目合わせずれが多くなＬマ
ージン會多くとる必要性から小型化の面からも好ましく
ない。
また工程の多いことは工期が長くな９工期短縮の要望の
大きい集積回路の問題点となハまたコスト面で、も、不
利になるという多くの欠点がある。
大きい集積回路の問題点となハまたコスト面で、も、不
利になるという多くの欠点がある。
本発明の目的は、上記欠点を除去し、配線構造が簡略化
され１歩留り、信頼性が面上し、かつ工期短縮、コスト
低下が計れる多層配線構造會有する半導体装置全提供す
ることにあろう 〔発明の構成〕 杏発明の半導体装置は、３層以上の多層配線構造金有す
る半導体装置におｈて、前記多層配線のうちの最上層配
線及び最下層、配線以外の中間層配線のうち少なくとも
１層の配線が、該配線より上層の配線とのみ層間接続孔
にょシ接続されることにより構成される。
され１歩留り、信頼性が面上し、かつ工期短縮、コスト
低下が計れる多層配線構造會有する半導体装置全提供す
ることにあろう 〔発明の構成〕 杏発明の半導体装置は、３層以上の多層配線構造金有す
る半導体装置におｈて、前記多層配線のうちの最上層配
線及び最下層、配線以外の中間層配線のうち少なくとも
１層の配線が、該配線より上層の配線とのみ層間接続孔
にょシ接続されることにより構成される。
以下１本発明の実施例について、図面を参照して説明す
る。
る。
第２図は本発明の一実施例の断面図である。
本実施例は、半導体素子領域の形成された半導体基板１
１の上に形成された絶縁膜１２上に形成された第１層配
線１３と、第１層配線１３上に形成された１、２層間絶
縁膜１４’と、１．２層間絶縁膜１４上に形成された第
２層配線１６と、第２層配線１６上に形成された２、３
層間絶縁膜１７と、２，３層絶縁膜上に形成された第３
層配線１９と金有し、第３層配線１９と第１層配線１３
は１．３層間接続孔２０．２０’、２０”で接続され、
また第３層配線１９と第２層配線１６は２゜３層間接続
孔１８．１８’により接続されて構成されている。
１の上に形成された絶縁膜１２上に形成された第１層配
線１３と、第１層配線１３上に形成された１、２層間絶
縁膜１４’と、１．２層間絶縁膜１４上に形成された第
２層配線１６と、第２層配線１６上に形成された２、３
層間絶縁膜１７と、２，３層絶縁膜上に形成された第３
層配線１９と金有し、第３層配線１９と第１層配線１３
は１．３層間接続孔２０．２０’、２０”で接続され、
また第３層配線１９と第２層配線１６は２゜３層間接続
孔１８．１８’により接続されて構成されている。
すなわち、本実施例では最上層の配ｌＲ１９及び最下層
の配線１３以外の中間層配線である第２層配線１６は上
層配線１９には２．３層間接続孔 ・１８．１８’によ
シ接続されているが、下層配線である第１層配線１３に
は接続されていない。
の配線１３以外の中間層配線である第２層配線１６は上
層配線１９には２．３層間接続孔 ・１８．１８’によ
シ接続されているが、下層配線である第１層配線１３に
は接続されていない。
また１本笑施例は以下の工程によシ製造することができ
る。
る。
先ず半導体素子領域の形成され九半導体基板１１の一主
面を覆う絶縁膜１２の上に第２層配線金属會被着し１次
に第１層配線金属をバターニングすることによシ第１層
配８１３に形成する。
面を覆う絶縁膜１２の上に第２層配線金属會被着し１次
に第１層配線金属をバターニングすることによシ第１層
配８１３に形成する。
次に、第１層配線１３ｔ″含む表面上に１．２層間絶縁
膜１４Ｖｉ−被着する。
膜１４Ｖｉ−被着する。
次に、１．２層間絶縁膜１４上に第１層配線金属會被着
し、次いで、第２層配線金属音バターニングして第２層
配置１ｉ！１６に形成する。
し、次いで、第２層配線金属音バターニングして第２層
配置１ｉ！１６に形成する。
次に、２．３層間絶縁膜１７ｖＩ″被着し、次いで。
２．３層間絶縁膜ｌ７ｔ−選択的にエツチングして２．
３層間絶縁膜１６に２． ３層間接続孔１８゜１８′を
設けると同時に、１．２層間絶縁膜１４とｚ、ａｉｆＬ
１絶縁膜１６’１ｌｌ−選択的にエツチングすることに
よりｌ、３層間接続孔２０．２０’、２σ′を形成する
。接続孔の形成は反応性イオンエツチングによりその条
件全選択することによ＃）２．３層間接続孔と１．３層
間接続孔を同時に形成することかで−る。
３層間絶縁膜１６に２． ３層間接続孔１８゜１８′を
設けると同時に、１．２層間絶縁膜１４とｚ、ａｉｆＬ
１絶縁膜１６’１ｌｌ−選択的にエツチングすることに
よりｌ、３層間接続孔２０．２０’、２σ′を形成する
。接続孔の形成は反応性イオンエツチングによりその条
件全選択することによ＃）２．３層間接続孔と１．３層
間接続孔を同時に形成することかで−る。
次に、第３層配線金属を被着し、第３層配線金属をバタ
ーニングし、第３層配線１９を形成する。
ーニングし、第３層配線１９を形成する。
以上により本実施例の多層配線構造金有する半導体装置
が得られる。
が得られる。
本実施例では中間配線層である第２層配＃！１６は上層
の第３層配線のみに層間接続孔１８．１８’が設けられ
下層の第１層配線との層間接続孔は設けられていないの
でバターニングの必要はない。
の第３層配線のみに層間接続孔１８．１８’が設けられ
下層の第１層配線との層間接続孔は設けられていないの
でバターニングの必要はない。
従って従来の構造によるときは３層配線で５回のバター
ニングｔ−要したが本実施例では４回で済む仁とになる
。また４層配線では最小５回、多くとも６回のバターニ
ングですみ、従来例の７回より少なくすることができる
。
ニングｔ−要したが本実施例では４回で済む仁とになる
。また４層配線では最小５回、多くとも６回のバターニ
ングですみ、従来例の７回より少なくすることができる
。
すなわち、ｎ層の場合、従来例ではＮＸ２−１回のバタ
ーニングが必要でありたが本実施例によれば最小ｎ＋１
回、多くとも従来よシ１回少々い回数のバターニングで
済む仁とになる。
ーニングが必要でありたが本実施例によれば最小ｎ＋１
回、多くとも従来よシ１回少々い回数のバターニングで
済む仁とになる。
又、バターニングの回数が少ないことは、素子表面の凹
凸會少なりシ、その結果バターニングは容易となり、目
合わせずれ會少なくできることになり、これは小型化に
つながるものである。また以上の効果は信頼性の向上９
歩留シ向上、コスト低下につながる。
凸會少なりシ、その結果バターニングは容易となり、目
合わせずれ會少なくできることになり、これは小型化に
つながるものである。また以上の効果は信頼性の向上９
歩留シ向上、コスト低下につながる。
又、バターニング工程は長時間奮要するのでこの工程の
減少は工期短縮に効果的に働らきユーザーの要望に添う
ことができる。
減少は工期短縮に効果的に働らきユーザーの要望に添う
ことができる。
以上説明したとおり、本発明によれば、配＃！構造が簡
略化され、小摩化５歩留り、信頼性の同上、かつ工期短
縮、コスト低下に好適な多層配線構造を有する半導体装
置が得られる。
略化され、小摩化５歩留り、信頼性の同上、かつ工期短
縮、コスト低下に好適な多層配線構造を有する半導体装
置が得られる。
第１図は従来の多層配線構造を有する半導体装置の一例
の断面図、第２図は本発明の一実施例の断面図である。 １．１１・・・・・・半導体基板、２．１２・・・・・
・絶縁膜、３．１３・・・・・・第１層配線、４．１４
・・・・・・１． ２層間絶縁膜、５． ５’、５“・
・・・・・１． ２層間接続孔、６．１６・・・・・・
第２層配線、７．１７・・・・・・２．３ｊ管間絶縁膜
、８．８’、１８．１８’・・・・・・２．３層間接続
孔、９．１９・・・・・・第３層配線、２０．２０’。 ２０“・・・・・・１．３層間接続孔。
の断面図、第２図は本発明の一実施例の断面図である。 １．１１・・・・・・半導体基板、２．１２・・・・・
・絶縁膜、３．１３・・・・・・第１層配線、４．１４
・・・・・・１． ２層間絶縁膜、５． ５’、５“・
・・・・・１． ２層間接続孔、６．１６・・・・・・
第２層配線、７．１７・・・・・・２．３ｊ管間絶縁膜
、８．８’、１８．１８’・・・・・・２．３層間接続
孔、９．１９・・・・・・第３層配線、２０．２０’。 ２０“・・・・・・１．３層間接続孔。
Claims (1)
- ３層以上の多層配線構造を有する半導体装置において、
前記多層配線のうちの最上層配線及び最下層配線以外の
中間層配線のうちの少なくとも１層の配線が、該配線よ
り上層の配線とのみ層間接続孔によシ接続されているこ
とｔ特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18655483A JPS6079744A (ja) | 1983-10-05 | 1983-10-05 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18655483A JPS6079744A (ja) | 1983-10-05 | 1983-10-05 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6079744A true JPS6079744A (ja) | 1985-05-07 |
Family
ID=16190546
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18655483A Pending JPS6079744A (ja) | 1983-10-05 | 1983-10-05 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6079744A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4912540A (en) * | 1986-12-17 | 1990-03-27 | Advanced Micro Devices, Inc. | Reduced area butting contact structure |
| US5216280A (en) * | 1989-12-02 | 1993-06-01 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device having pads at periphery of semiconductor chip |
| US5281555A (en) * | 1990-11-23 | 1994-01-25 | Hyundai Electronics Industries Co., Ltd. | Method for alleviating the step difference in a semiconductor and a semiconductor device |
| US5659202A (en) * | 1996-01-26 | 1997-08-19 | Sharp Kabushiki Kaisha | Semiconductor device with a pair of dummy electrodes below an inner lead |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5164882A (ja) * | 1974-12-03 | 1976-06-04 | Nippon Electric Co | Handotaishusekikairoyotasohaisenkiban |
-
1983
- 1983-10-05 JP JP18655483A patent/JPS6079744A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5164882A (ja) * | 1974-12-03 | 1976-06-04 | Nippon Electric Co | Handotaishusekikairoyotasohaisenkiban |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4912540A (en) * | 1986-12-17 | 1990-03-27 | Advanced Micro Devices, Inc. | Reduced area butting contact structure |
| US5216280A (en) * | 1989-12-02 | 1993-06-01 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device having pads at periphery of semiconductor chip |
| US5281555A (en) * | 1990-11-23 | 1994-01-25 | Hyundai Electronics Industries Co., Ltd. | Method for alleviating the step difference in a semiconductor and a semiconductor device |
| US5659202A (en) * | 1996-01-26 | 1997-08-19 | Sharp Kabushiki Kaisha | Semiconductor device with a pair of dummy electrodes below an inner lead |
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