JPH0575179B2 - - Google Patents

Info

Publication number
JPH0575179B2
JPH0575179B2 JP61250104A JP25010486A JPH0575179B2 JP H0575179 B2 JPH0575179 B2 JP H0575179B2 JP 61250104 A JP61250104 A JP 61250104A JP 25010486 A JP25010486 A JP 25010486A JP H0575179 B2 JPH0575179 B2 JP H0575179B2
Authority
JP
Japan
Prior art keywords
wiring
layer
integrated circuit
lower layer
semiconductor integrated
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP61250104A
Other languages
English (en)
Other versions
JPS63102342A (ja
Inventor
Toshihiko Yatsuhara
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP61250104A priority Critical patent/JPS63102342A/ja
Publication of JPS63102342A publication Critical patent/JPS63102342A/ja
Priority to US07/256,087 priority patent/US4943841A/en
Publication of JPH0575179B2 publication Critical patent/JPH0575179B2/ja
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体集積回路装置における配線
構造に関し、さらに詳しくは、ゲートアレイなど
の固定配線領域をもつ半導体集積回路装置におけ
る多層配線構造の改良に係るものである。
〔従来の技術〕
従来例によるこの種の半導体集積回路装置の配
線構造として、こゝでは２層金属配線構造を第７
図、および第８図に示す。第７図は同２層金属配
線構造の平面図、第８図は同上−線部の断面
図である。
すなわち、これらの従来例各図に示す２層金属
配線構造において、符号１は半導体集積回路を形
成する半導体基板、２はこの半導体基板１上に形
成された、酸化珪素あるいは窒化珪素などからな
る第１層絶縁膜であり、また、３はこの第１層絶
縁膜２上にあつて、初期通り選択的にパターニン
グ形成される、アルミニウムなどを用いた第１層
金属配線、４はこの第１金属配線３を覆う、同様
に酸化珪素あるいは窒化珪素などからなる第２層
絶縁膜、５はこの第２層絶縁膜４上にあつて、所
期通り選択的にパターニング形成され、かつ所定
部分でスルーホール６を通して第１層金属配線３
に接続される、同様にアルミニウムなどを用いた
第２層金属配線である。
しかして、この従来例による２層金属配線構造
の場合には、よく知られているように、まず、半
導体基板１上にあつて、第１層絶縁膜２を形成し
た後、こゝでは、図示省略したが、一般的に、半
導体着板１の主面上に形成されるトランジスタ素
子などの回路構成要素の端子とコンタクトをとる
ために、フオトレジスト技術を用い、この第１層
絶縁膜２に対して適宜、コンタクトホールを開孔
する。
ついで、その全面に配線金属を付着形成した上
で、フオトレジスト技術により、第１層金属配線
３を初期通り選択的パターニング形成し、さら
に、これらを覆う第２層絶縁膜４を形成した後、
第１層金属配線３とのコンタクトをとるために、
こゝでも、フオトレジスト技術を用い、この第２
層絶縁膜４に対して適宜、スルーホール６を開孔
し、続いて同様にその全面に配線金属を付着形成
した上で、フオトレジスト技術により、第２層金
属配線５を初期通り選択的にパターニング形成し
て、これらの第１層金属配線３と第２層金属配線
５間を相互に接続させるのである。
〔発明が解決しようとする問題点〕
従つて、前記のように構成される、従来例での
半導体集積回路装置における２層金属配線構造で
は、その２層金属配線の形成に際して、少なくと
も４回に亘るフオトレジスト工程を経なければな
らず、しかもこれらの工程毎にそれぞれ異なつた
４枚のフオトマスクを必要としており、この結
果、個々のフオトマスク費用がそれぞれに高価で
あることから、この種の半導体集積回路の開発費
が嵩むと共に、ウエハプロセス工程期間が長くな
ると云う問題点があり、これらの各問題点は、特
にゲートアレイを始めとするセミカスタイムLSI
などの特長であるところの、短い工期での少量多
品種生産などに対して大きな障害となるものであ
つた。
この発明は、従来例装置における多層配線構造
での、このような問題点を改善するためになされ
たものであつて、その目的とするところは、ゲー
トアレイなどのセミカスタムLSIでの、カストマ
イズのための配線プロセス工程に用いるフオトマ
スク枚数を、可及的に少なく、例えば１枚だけを
用いれば済むようにした、この種の半導体集積回
路装置の配線構造を提供することである。
〔問題点を解決するための手段〕
前記目的を達成するために、この発明に係る半
導体集積回路装置の配線構造は、ゲートアレイな
どの固定配線領域をもつ多層配線において、絶縁
膜を介して形成された下層配線とを格子状に有
し、下層配線の配線格子を、上層配線の配線格子
間の中間点で個々に切断し、かつこの下層配線の
両切断端を、両配線格子の交点以外の部分で絶縁
膜に開孔させたスルーホール内に露出しておき、
この状態で上層配線の配線格子の形成に併せて、
所定部分のスルーホールを、所定の接続配線部で
適宜に埋めることにより、必要とする上層、下層
の各配線間、それに個々に切断された下層配線間
をそれぞれに接続し得るようにしたものである。
〔作用〕
従つて、この発明の場合には、上層配線の配線
格子の形成時にあつて、上層配線の配線格子に連
続する所定の接続配線部により、スルーホールを
適宜に埋めてこれらの上層、下層の各配線間を接
続させ、かつ上層配線の配線格子に連続しない独
立した所定の接続配線部により、スルーホールを
埋めて個々に切断された下層配線間を接続し得る
もので、その結果として、１枚のフオトマスクを
用いるのみで、初期のカストマイズ配線をなし得
るのである。
〔実施例〕
以下、この発明に係る半導体集積回路装置の配
線構造の一実施例につき、第１図ないし第６図を
参照して詳細に説明する。
第１図および第２図、第３図は、その実施例構
造を適用した第２層金属配線形成前の態様を示す
平面図および同上−，−線部のそれぞれ
断面図であり、また、第４図および第５図、第６
図は、同第２層金属配線完成後の態様を示す平面
図および同上−，−線部のそれぞれ断面
図である。
これらの実施例各図に示す２層金属配線構造に
おいても、符号１１は適宜、半導体集積回路を形
成する半導体基板、１２はこの半導体基板１１上
に形成された、酸化硅素あるいは窒化硅素などか
らなる第１層絶縁膜であり、また、１３はこの第
１層絶縁膜１２上に、所期通りの配線格子によつ
て選択的に形成される、アルミニウムなどを用い
た第１金属配線、１４はこの第１層金属配線１３
を覆う、同様に酸化硅素あるいは窒化硅素などか
らなる第２層絶縁膜、１５はこの第２層絶縁膜１
４上に、同様に所期通りの配線格子によつて選択
的に形成され、かつ所定部分でスルーホール１６
を通して第１層金属配線１３に接続される、アル
ミニウムなどを用いた第２層金属配線、１７はこ
の第２層金属配線１５のための配線格子基線、１
８は上層、下層の各金属配線１３，１５間のスル
ーホール内接続配線部、１９は個々の下層配線１
３相互間のスルーホール内接続配線部である。
しかして、この実施例による２層金属配線構造
の場合には、まず、第１図ないし第３図に示すよ
うに、半導体基板１１上にあつて、第１層絶縁膜
１２を形成した後、この半導体基板１１の主面上
に形成されるトランジスタ素子などの回路構成要
素の端子とコンタクトをとるために、この第１層
絶縁膜１２に対して、適宜、コンタクトホールを
開孔させておく。
ついで、各回路構成要素と所定部分でコンタク
トをとり、かつ個々に切断されて矩形状をなす第
１層金属配線１３の配線格子を、第２層金属配線
１５の配線格子基板１７と交差する部分毎に、そ
れぞれ所期通り選択的に並ぶ状態で形成させる。
さらに、これらの各部を覆う第２層絶縁膜１４
を形成した後、第１層金属配線１３と次に形成さ
れる第２層金属配線１５とのコンタクト、ならび
に個々の第１層金属配線１３の隣接する相互間の
コンタクトを、必要とされる要所々々で適宜とに
より得るようにするために、こゝでも、この第２
層絶縁膜１４に対して、前記列状とされた個々の
第１層金属配線１３の相互間、つまりこゝでは、
配線格子基線１７と交差しない部分毎に、それぞ
れの第１層金属配線１３の両端が露出するように
してスルーホール１６を開孔させ、これによつて
第２層金属配線形成前の構造態様を得るのであ
る。
すなわち、前記のように第１層絶縁膜１２上に
形成される個々の第１層金属配線１３の配線格子
は、必要とされる要所々々にあつて、基板主面の
回路構成要素とコンタクトをとつた部分を含ん
で、相互に規律正しく並列させると共に、これを
覆う第２層絶縁膜１４の各スルーホール１６内で
は、配線個々の両切断端が露出状態で位置される
ことになる。
そしてまた、これらの個々の第１層金属配線１
３の列方向の長さ、ひいては次に形成される第２
層金属配線１５のための配線格子基板１７に直交
する軸方向の長さについては、こゝでも、後述す
る第２層金属配線１５を交差する方向に形成させ
たとき、この第２層金属配線１５が、そのまゝで
は、各スルーホール１６を介して第１層金属配線
１３に接続されないだけの長さに設定される。
次に、前記した第１図ないし第３図に示した第
２層金属配線形成前の構造態様に対しては、第４
図ないし第６図に示すように、前記各スルーホー
ル１６をそれぞれに開孔させた第２層絶縁膜１４
上にあつて、前記配線格子基線１７に対応して第
２層金属配線１５の配線格子を形成する。
こゝで、この第４図ないし第６図に示す第２層
金属配線完成後の構造態様としては、この場合、
前記した第７図および第８図に示す従来例での回
路配線形態に対応して表わしてある。
すなわち、こゝでは、前記第２層金属配線１５
の配線格子を形成する際に、この第２層金属配線
１５に対して、所定部分で連続する接続配線部１
８を設け、この接続配線部１８により、該当する
スルーホール１６の全部（第４図、第６図のＡ相
当部）、もしくは必要に応じて一部（第４図、第
６図のＢ相当部）を適宜に埋め込んで、その内部
に露出されている個々の第１層金属配線１３の両
端部（同上Ａ相当部）、もしくは必要に応じて一
端部（同上Ｂ相当部）を接続させることにより、
同該当部での第１層、第２応層の各金属配線１
３，１５間を接続させ得るのである。
そしてまた同時に、前記第２層金属配線１５の
配線格子に連続しない所定の接続配線部１９、つ
まり別に独立して設けられる所定の接続配線部１
９により、この第２層金属配線１５の形成とは別
に、該当するスルーホール１６の全部（第６図の
Ｃ相当部）を埋め込んで、その内部に露出されて
いる個々の第１層金属配線１３の両端部（同上Ｃ
相当部）を接続させることにより、同該当部での
個々に切断された第１層金属配線１３の相互間
を、第２層金属配線１５とは短絡させずに、任意
に延長接続させ得るのである。
従つて、この実施例による２層金属配線構造で
は、第１層金属配線の形成後、１回だけの単なる
第２層金属配線の形成によつて、２層金属配線と
同等の配線構造を得られるもので、結果的には、
１枚だけのフオトマスクによつて、初期の目的を
達成できるのである。
なお、前記実施例においては、第１層（下層）、
および第２層（上層）からなる金属配線構造につ
いて述べたが、より以上の多層配線構造の場合に
も、ほゞ同様に適用できる。また、この実施例構
造では、第１層（下層）、および第２層（上層）
の各配線層として金属層を用いているが、少なく
とも何れか一方に金属層、他方にその他の同効
層、例えば、特に第１層（下層）には、拡散層、
あるいはポリシリコン層などを用いるようにして
も、同等の作用、および効果が得られる。さら
に、この実施例構造の場合、第１層（下層）金属
配線の線幅に対して、スルーホールの幅を小さく
しているが、これを反対にしても何ら問題を生ず
る惧れはない。
〔発明の効果〕
以上詳述したように、この発明によれば、ゲー
トアレイなどの固定配線領域をもつ多層配線にお
いて、下層配線の配線格子を、上層配線の配線格
子間の中間点で個々に切断して形成させ、かつこ
の下層配線の両切断端を、両配線格子の交差部以
外の部分で、両配線間を隔てる絶縁膜に開孔させ
たスルーホール内に露出させておき、上層配線の
配線格子の形成に際し、この上層配線の配線格子
に連続する所定の接続配線部、および連続しない
で独立させた所定の接続配線部により、それぞれ
所定のスルーホールを適宜に埋めるようにしたの
で、前者での上層配線の配線格子に連続する接続
配線部によつては、これらの上層、下層の各配線
間を接続させ、かつ後者での独立させた接続配線
部によつては、個々に切断された下層配線の相互
間を延長接続させ得られ、単に１回だけの上層配
線の形成によるのみで、通常の従来工程による多
層配線と同等の機能をもつ構造を簡単かつ効果的
に得ることができ、従つて、結果的には、１枚だ
けのフオトマスクによつて、所期のゲートアレイ
などのカストマイズが可能になり、この種の多層
配線構造、ひいては集積回路装置を少ないプロセ
ス工程で容易に構成できるなどの優れた特長を有
するものである。
【図面の簡単な説明】
第１図ないし第６図は、この発明に係る半導体
集積回路装置の配線構造の一実施例を示し、第１
図および第２図、第３図は、第２層金属配線形成
前の態様を示す平面図および同上−，−
線部のそれぞれ断面図、第４図および第５図、第
６図は、同第２層金属配線完成後の態様を示す平
面図および同上−，−線部のそれぞれ断
面図であり、また、第７図、および第８図は、従
来例による半導体集積回路装置の２層金属配線構
造を示し、第７図は、同装置の２層金属配線構造
の平面図、第８図は、同上−線部の断面図で
ある。 １１……半導体基板、１２……第１層絶縁膜、
１３……第１層金属配線、１４……第２層絶縁
膜、１５……第２層金属配線、１６……スルーホ
ール、１７……配線格子基板、１８，１９……ス
ルーホール内接続配線部。

Claims (1)

  1. 【特許請求の範囲】 １ 絶縁膜を介して形成された下層配線と上層配
    線とを格子状に備える半導体集積回路装置の多層
    配線構造であつて、前記下層配線の配線格子を、
    上層配線の配線格子間の中間点で個々に切断さ
    せ、かつこの下層配線の両切断端を、両配線格子
    の交差部以外の部分で、前記絶縁膜に開孔させた
    スルーホール内に露出させると共に、前記上層配
    線の配線格子に連続する所定の接続配線部を、所
    定のスルーホールを介してこれらの上層、下層の
    各配線間と接続させ、かつ上層配線の配線格子に
    連続しない独立した所定の接続配線部を所定のス
    ルーホールを介して個々に切断された下層配線間
    に接続させたことを特徴とする半導体集積回路装
    置の配線構造。 ２ 下層、上層配線の少なくとも一方が、金属配
    線によつて形成されることを特徴とする特許請求
    の範囲第１項に記載の半導体集積回路装置の配線
    構造。 ３ 下層、上層配線の少なくとも一方が、拡散層
    によつて形成されることを特徴とする特許請求の
    範囲第１項に記載の半導体集積回路装置の配線構
    造。 ４ 下層、上層配線の少なくとも一方が、ポリシ
    リコン層によつて形成されることを特徴とする特
    許請求の範囲第１項に記載の半導体集積回路装置
    の配線構造。 ５ 上層配線の配線格子に連続する接続配線部に
    よる埋め込みが、スルーホール内に露出した下層
    配線の双方の切断端に対してなされることを特徴
    とする特許請求の範囲第１項ないし第４項の何れ
    かに記載の半導体集積回路装置の配線構造。 ６ 上層配線の配線格子に連続する接続配線部に
    よる埋め込みが、スルーホール内に露出した下層
    配線の一方の切断端に対してなされることを特徴
    とする特許請求の範囲第１項ないし第４項の何れ
    かに記載の半導体集積回路装置の配線構造。 ７ 下層配線の線幅を、スルーホールの幅よりも
    大きくしたことを特徴とする特許請求の範囲第１
    項ないし第６項の何れかに記載の半導体集積回路
    装置の配線構造。 ８ 下層配線の線幅を、スルーホールの幅よりも
    小さくしたことを特徴とする特許請求の範囲第１
    項ないし第６項の何れかに記載の半導体集積回路
    装置の配線構造。
JP61250104A 1986-10-20 1986-10-20 半導体集積回路装置の配線構造 Granted JPS63102342A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP61250104A JPS63102342A (ja) 1986-10-20 1986-10-20 半導体集積回路装置の配線構造
US07/256,087 US4943841A (en) 1986-10-20 1988-10-06 Wiring structure for semiconductor integrated circuit device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP61250104A JPS63102342A (ja) 1986-10-20 1986-10-20 半導体集積回路装置の配線構造

Publications (2)

Publication Number Publication Date
JPS63102342A JPS63102342A (ja) 1988-05-07
JPH0575179B2 true JPH0575179B2 (ja) 1993-10-20

Family

ID=17202873

Family Applications (1)

Application Number Title Priority Date Filing Date
JP61250104A Granted JPS63102342A (ja) 1986-10-20 1986-10-20 半導体集積回路装置の配線構造

Country Status (2)

Country Link
US (1) US4943841A (ja)
JP (1) JPS63102342A (ja)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2565213B2 (ja) * 1989-10-27 1996-12-18 ソニー株式会社 読み出し専用メモリ装置
JPH03142934A (ja) * 1989-10-30 1991-06-18 Mitsubishi Electric Corp 半導体集積回路装置の配線接続構造
US5471087A (en) * 1991-10-02 1995-11-28 Buerger, Jr.; Walter R. Semi-monolithic memory with high-density cell configurations
EP0685113B1 (en) * 1993-12-20 1999-11-03 General Electric Company Method of repairing a conductive line of a thin film imager or display device and structure produced thereby
US5858817A (en) * 1996-10-10 1999-01-12 Lockheed Martin Corporation Process to personalize master slice wafers and fabricate high density VLSI components with a single masking step
US6242767B1 (en) 1997-11-10 2001-06-05 Lightspeed Semiconductor Corp. Asic routing architecture
EP1158583A1 (en) 2000-05-23 2001-11-28 STMicroelectronics S.r.l. Low on-resistance LDMOS
US6613611B1 (en) 2000-12-22 2003-09-02 Lightspeed Semiconductor Corporation ASIC routing architecture with variable number of custom masks
US6885043B2 (en) * 2002-01-18 2005-04-26 Lightspeed Semiconductor Corporation ASIC routing architecture

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4691434A (en) * 1982-02-19 1987-09-08 Lasarray Holding Ag Method of making electrically conductive regions in monolithic semiconductor devices as applied to a semiconductor device
GB2122809B (en) * 1982-06-01 1985-10-02 Standard Telephones Cables Ltd Integrated circuit interconnection bus structure
DE3376721D1 (de) * 1982-07-30 1988-06-23 Toshiba Kk Mos logic circuit
US4568961A (en) * 1983-03-11 1986-02-04 Rca Corporation Variable geometry automated universal array
JPS59198733A (ja) * 1983-04-26 1984-11-10 Mitsubishi Electric Corp 半導体集積回路装置
JPS60247950A (ja) * 1984-05-23 1985-12-07 Oki Electric Ind Co Ltd 半導体装置の製造方法
DE3514266A1 (de) * 1985-04-19 1986-10-23 Nixdorf Computer Ag, 4790 Paderborn Baustein zur erzeugung integrierter schaltungen
JPS62276852A (ja) * 1986-05-23 1987-12-01 Mitsubishi Electric Corp 半導体集積回路装置

Also Published As

Publication number Publication date
JPS63102342A (ja) 1988-05-07
US4943841A (en) 1990-07-24

Similar Documents

Publication Publication Date Title
JPH09162279A (ja) 半導体集積回路装置およびその製造方法
JP3286470B2 (ja) 半導体集積回路、半導体集積回路の製造方法及びセルの配置方法
JPH0575179B2 (ja)
KR100306411B1 (ko) 반도체장치배선의레이아웃방법및반도체장치를위한배선레이아웃프로그램이기록되는기록매체
US5581097A (en) Method of fabricating semiconductor device using shared contact hole masks and semiconductor device using same
JPH0240935A (ja) 多層配線構造
JPS61224341A (ja) 半導体集積回路装置
JPH05102322A (ja) 半導体装置の製造方法
JPH04313256A (ja) 半導体集積回路装置及びその形成方法
JP2911980B2 (ja) 半導体集積回路装置
JPS6079744A (ja) 半導体装置
JPH0230163A (ja) マスタスライス型半導体集積回路装置およびその製造方法
JP2003060174A (ja) 半導体集積回路の製造方法及びレチクル及び半導体集積回路装置
JPH0268952A (ja) 半導体装置及びその製造方法
JP2551077B2 (ja) 半導体集積回路装置
JPS60105251A (ja) 半導体集積回路
JPH02251144A (ja) 半導体装置の製造方法
JP2003060056A (ja) 半導体集積回路の製造方法及びレチクル及び半導体集積回路装置
JPH03105972A (ja) 半導体集積回路の製造方法及び半導体装置
JPS61287243A (ja) 半導体集積回路装置
JPH08213576A (ja) 半導体装置
JPH03165037A (ja) 半導体装置
JPH07161945A (ja) 半導体装置の製造方法およびこれに用いられるマスターウエハ
JPH0638450B2 (ja) 半導体装置の製造方法
JPS5849031B2 (ja) アレイ論理ｌｓｉの製造方法