JPS59198733A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

Info

Publication number
JPS59198733A
JPS59198733A JP58074301A JP7430183A JPS59198733A JP S59198733 A JPS59198733 A JP S59198733A JP 58074301 A JP58074301 A JP 58074301A JP 7430183 A JP7430183 A JP 7430183A JP S59198733 A JPS59198733 A JP S59198733A
Authority
JP
Japan
Prior art keywords
wiring
layer
integrated circuit
semiconductor integrated
layers
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP58074301A
Other languages
English (en)
Inventor
Hiroyoshi Shimoyama
下山　博義
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP58074301A priority Critical patent/JPS59198733A/ja
Priority to US06/599,065 priority patent/US4673966A/en
Publication of JPS59198733A publication Critical patent/JPS59198733A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Geometry (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、例えばマスタースライス方式ＬＳＩのよう
に所定の配線格子に沿って結線するようにした半導体集
積回路装置に関するものである。
オ１図に従来のマスタースライス方式ＬＥＩ工における
配線構造の一例を示す。
オ１図において、（１）は半導体基板から成るＬＳＩチ
ップ、（２ａ３〜（２ｆ）は例えばシリコンゲートＭＯ
Ｓトランジスタ等からなる論理機能をもった予め位置が
固定されたゲートセル列であシ、半導体基板（１）内に
互いに離間して形成された回路構成素子ブロックを構成
する。（３）〜（５）はゲートセルの端子、（６）は各
ゲートセル列間の配線領域（７）に仮想的に設定された
配線格子、（８）及び（９）は配線格子（６）の水平線
上に設けられた水平配線層であシ、同一層の配線層とし
て形成される。（１０）〜Ｑ２）は配線格子（６）の”
垂直線上に設けられた垂直配線層であシ、水平配線層（
８）　、　（９）上に形成された絶縁層（図示せず）上
に同一層の配線層として形成される。（１３）は水平配
線層と垂直配線層とを接続するために両者間の上記絶縁
層にｉけられたスルーホールである。
なお、垂直配（互層を第１層、水平配線層２オ２層とし
て形成される場合があることはいうまでもない。
従来のマスタースライス方式ＬＳＩでは、第１図に示す
ように、ＬＳＩチップ（１）の同一平面上に存在する電
気的に等価な端子（３１、１４ａ間の結線は、アルミニ
ウムから成る水平配線層（８）と垂直配線層（１０）　
、　（ＩＩ）を用い、両者の間の絶縁層に対してスルー
ホール０１を置くことによりｘ現していた。ここで、水
平配線層を幹線、垂直配線層子（６）の同一垂直線上に
おいて上の端子（５）に接続される幹線（９）は、下の
端子（４）に接続される幹線（８）よυ上に配置されな
ければならないという制約）が発生する。ところで、こ
の種の装置の水平、垂直配線各層には製造面からの制約
によって決まる配線間の最小許容間隔が決められており
、この間隔によって予め配線格子（６）ヲ設けておいて
この格子（６）上に配線することによシ、自助配線も比
較的容易に実現できるという利点がある。
しかるに、マスタースライス方式ＬＳＩでは、上及び下
側のセル列にはさまれた配線鎖板（７）の高さ配線格子
の水平線数が予め固定されておシ、使用ゲート数が増大
するにつれて、配線が不可能になる確率が高くなる。
また第２図のように、相互に結線すべき信号端子（１４
ａ）と（１４１）　）　Ｅ＜び（１５ａ）と（１５１）
）が配線格子の同一垂直線上に位置した場合、幹線間に
前述の上下制約の矛盾が発生し、この筐までは配線が不
可能となる。
このような場合、従来は、第３図囚〜ｔｃｌに示すよう
な幹線分割方式を用いて上下制約の矛盾を解決していた
。
しかし第３１囚の場合はよいとしても、第３図（Ｂｌ及
びｆｃｌのような場合は総配線長が増大し、信号の余分
な遅延をもたらしたシ、新しい上下制約の矛盾が発生す
る可能性があるなどの欠点があった。
また、第８図（４）の場合であっても、使用ゲート数が
増大するにつれて配線が不可能になる確率が高くなる点
については依然として解決しないものである。
この発明はこのような点に鑑みてなされたもので、高密
度化に伴なｐ配線の不可能を他の不都合を招来すること
なく解決するために、配線に使われる可能性のある配線
層を、回路構成素子ブロックの形成時に配線格子に対し
て斜め方向に予め形成した半醇体集積回路装置捉供する
ものである。
刈・４図はこの発明の一実施例を示す平面図であシ、偽
１図は１つの配線頭載（７）における一実施態様を示し
、（Ｂ）及び＋Ｃ１はその一部を拡大して示すものであ
る。　　　　゛ この天雄側では、配線格子（６）の全域に亘つて同一の
対角方向に斜め方向配線層Ｖ句が設けられている。この
配線層（１６）は、ゲートセル列を形成する除の不純物
拡散層工程において、不純物拡散層として同時に形成す
ることができる。また、ゲートセル列中にシリコンゲー
）ＭＯＳ　トランジスタが形成される場合は、そのゲー
ト電極形成工程において、多結晶シリコン層として同時
に形成することもできる。
斜め方向配線層（Ｉ６）は、第４図（Ｂ）に示すように
、配線格子（６）の各枠−内の中心部において最小許容
間隔αで分断されており、配線として用いられ々い場合
はそのままでおかれるが、第４図ｆｃｌに示すように、
上記分析部にコンタク）　ｆ＋ηを設けることによシ、
配線として用いることができる。このコンタク）　１１
ηは、例えば配ｊ泉層（＋３１がネルを設け、珂・１層
目の水平捷たは垂直アルミニウム化、互層を形成する際
に、上記コンタクトホールにアルミニウムを埋め込むこ
とによシ実現できる。
第５図に、上下制約の矛盾にょる配線の不可能を、予め
形成された斜め方向ＩＡｔ線層◇！を用いて）ヂメ決し
た例を示す。
址たこの捩雄側によれば、配線格子の水平腺数に対して
必要とされる水平・床敷が超過することによる配線の不
Ｏ１′能も、予め形成された斜め方向配線層（１６）で
解決することが可能である。
第６図はこの発明の他の実施例を示す要部平面図であシ
、この実施例の場合は、１配線格子の２つの枠にまたが
る斜め方向配線層（Ｉ６）が規則的に配置して形成され
ておシ、この場合の能尿層（１６１Ｋは、第４図の実施
例のような分りｒ部Ｌｒｉ設けられていない。
この実施例の場合も、例えば７７図に示すように配線し
て、上下制約の矛盾による配線の不可能を解決すること
ができる。
以上、マスタースライス方式ＬＳＩの場合について説明
してきたが、この発明はいわゆるビルディングブロック
方式ＬＳＩにも適用可能である。
以上のように、この発明によれば、配置諷密度の高い＠
域の配線の不可能を容易に解決することが可能となる。
しかも、配線に使われる可ＩＪＬ性のある配線層を、回
路構成素子ブロックの形成時に配線格子に対して斜め方
向に予め形成しておくことができるので、工程数の増加
等の不郁合を何ら招来することはない。
【図面の簡単な説明】
珂・１図はマスタースライス方式ＬＳＩの概要を示す平
面図であり、囚は全体図、（Ｂｌは一部拡大図である。 第２図は従来装置の欠点を説明するための図、第３図は
従来装置のｐｔ線線法法例示す図、第４図はこの発明の
一実施例を示す平面図、第５図はその使用例を示す図、
第６図はこの発明の他の実施例を示す図、オフ図はその
Ｗ４用例を示す図である。 １図において、（１）は半導体基板、（２ａ　３〜（−
２ｆ）は回路構成素子ブロック、（６）は配線格子、（
７）は配保唄」或、（８）及び（９）は水平配線層、　
１００）〜θ匂は垂直配線層、（１Ｇ）は斜め方向配線
層である。 なお、図中、同一符号は同−又は４目当部分を示す。 代理人　　大　岩　　増　雄 第１図 第２　ＩＩ 第：３図 （Ａ）（Ｂ） 第４図 （Ａ） 脇５図 第０図 第７図 手続補正書（自発） １１．オＩ４５８年６４０　日 生−旨′［庁長官殿 １、事件の表示　　　ｂ−願昭５８−７４８０１号２、
発明の名称 半導体集積回路装置 ：う、補正をする者 代表者片山仁へ部 １、代理人 明細書の発明の詳細な説明の欄 ６、補正の内容 明細書第５頁第１４行目に１半導体集積回路装質提供」
とあるのを「半導体集積回路装ｆ？ｔを提供」と訂正す
る。 以　　上 手１．Ｊこ補正升（自発） １．１゛許ｊ）長官ｈ（乏 １　　、　　＝ＩＧ　１′１（７）　ノＧ　；、’；　
　　　　　　！ｊ、’ｉ＋９ｆｊ１１ｉ”５Ｂ−７４８
０１ｅ２、発明の名称　　　半導体集積回路装置；う　
補正をする者 ・ｌ　ｆ’ｌ、との関係　　腸・許出願人代表省　片　
１１１　　仁　八　部 ４、浅凹）人 ５、補正の対象 明細書の特許請求の範囲の欄および発明の詳細な説明の
欄 ６、補正の内容 （１）明細書の特許請求の範囲を別紙の通り補正する。 （２）明細書第４頁第９行目に１の高さ配線格子の水平
線数かヨとあるのを１の高さく配線格子の水平線数）が
ヨと旧圧する。 （３）明細書第７頁第１９〜２０行目番こ１ビルディン
グブロック方式ＬＳＩＪとあるのを１ビルディングブロ
ック方式（又はポリセル方式、スタンダードセル方式、
ゼネラルセル方式）ＬＳＩＪとＳ」正する。 以　　Ｌ 特許請求の範囲 （１）単一の半導体基板内（こ互いに離間して形成され
た複数の回路構成素子ブロックを有し、この回路構成素
子ブロック間の配線領域］こ設定される配線格子の水平
線りに設けられる水平配線層と、Ｌ記配線格子の垂直線
とＩこ設けられる垂直配線層とを用いてＬ記回路構成素
子ブロック間の接続がなさ９るよう番こした半導体集積
回路装置において、Ｌ記配線格子に対して斜め方向の配
線層が、上記回路荷載素子ブロックの形成時にＬ記配線
領域１こ設けられていることを特徴とする半導体集積回
路装置。 （２ン斜め方向の配線層は不純物拡散層から成る特許請
求の範囲第１項記載の半導体集積回路装置。 （３）斜め方向の配線層は多結晶シリコンから成る特許
請求の範囲第１項記載の半導体集積回路装置。

Claims (1)

  1. 【特許請求の範囲】 ＋１１　　単一の半導体基板内に互いに離間して形成さ
    れた複数の回路構成素子ブロックを有し、この回路構成
    素子ブロック間の配線領域に設定される配線格子の水平
    線上に設けられる水平配線層と、この水平配線層とは異
    なる層で上記配線格子の垂直線上に設けられる垂直配線
    層とを用いて上記回路構成素子ブロック間の接続がなさ
    れるようにした半導体集積回路装置において、上記配線
    格子に対−て斜め方向の配線層が、上記回路構成素子ブ
    ロッ多の形成時に上記配線＠域に設けられていることを
    特徴とする半導体集積回路装置。 （２）　　斜め方向の配線層は不純物拡散層から成る特
    許請求の範囲オ直項記載の半導体集積回路装置。 （３）　　斜め方向の配線層は多結晶シリコンから成る
    特許請求の範囲オ１項記載の半導体集積回路装置。
JP58074301A 1983-04-26 1983-04-26 半導体集積回路装置 Pending JPS59198733A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP58074301A JPS59198733A (ja) 1983-04-26 1983-04-26 半導体集積回路装置
US06/599,065 US4673966A (en) 1983-04-26 1984-04-11 Semiconductor integrated circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP58074301A JPS59198733A (ja) 1983-04-26 1983-04-26 半導体集積回路装置

Publications (1)

Publication Number Publication Date
JPS59198733A true JPS59198733A (ja) 1984-11-10

Family

ID=13543167

Family Applications (1)

Application Number Title Priority Date Filing Date
JP58074301A Pending JPS59198733A (ja) 1983-04-26 1983-04-26 半導体集積回路装置

Country Status (2)

Country Link
US (1) US4673966A (ja)
JP (1) JPS59198733A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0499353A (ja) * 1990-08-18 1992-03-31 Nec Corp 半導体集積回路装置

Families Citing this family (76)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH073838B2 (ja) * 1985-02-28 1995-01-18 株式会社東芝 半導体集積回路
JPS63102342A (ja) * 1986-10-20 1988-05-07 Mitsubishi Electric Corp 半導体集積回路装置の配線構造
JPH0783053B2 (ja) * 1987-06-19 1995-09-06 三菱電機株式会社 半導体装置
US4974048A (en) * 1989-03-10 1990-11-27 The Boeing Company Integrated circuit having reroutable conductive paths
JP2647188B2 (ja) * 1989-03-20 1997-08-27 株式会社東芝 半導体装置の製造方法
JP2938955B2 (ja) * 1990-10-02 1999-08-25 株式会社日立製作所 半導体集積装置の配線方法
US5490042A (en) * 1992-08-10 1996-02-06 Environmental Research Institute Of Michigan Programmable silicon circuit board
JP3185540B2 (ja) * 1994-06-10 2001-07-11 松下電器産業株式会社 半導体集積回路
US5808330A (en) * 1994-11-02 1998-09-15 Lsi Logic Corporation Polydirectional non-orthoginal three layer interconnect architecture
US5578840A (en) * 1994-11-02 1996-11-26 Lis Logic Corporation Microelectronic integrated circuit structure and method using three directional interconnect routing based on hexagonal geometry
US6831317B2 (en) * 1995-11-09 2004-12-14 Hitachi, Ltd. System with meshed power and signal buses on cell array
US6262487B1 (en) * 1998-06-23 2001-07-17 Kabushiki Kaisha Toshiba Semiconductor integrated circuit device, semiconductor integrated circuit wiring method, and cell arranging method
US6480989B2 (en) * 1998-06-29 2002-11-12 Lsi Logic Corporation Integrated circuit design incorporating a power mesh
US6483668B2 (en) 1999-01-22 2002-11-19 Seagate Technology Llc Edge contact protection feature for a disc drive head
US6889372B1 (en) 2000-07-15 2005-05-03 Cadence Design Systems Inc. Method and apparatus for routing
US6898773B1 (en) 2002-01-22 2005-05-24 Cadence Design Systems, Inc. Method and apparatus for producing multi-layer topological routes
US6535413B1 (en) * 2000-08-31 2003-03-18 Micron Technology, Inc. Method of selectively forming local interconnects using design rules
US6957410B2 (en) * 2000-12-07 2005-10-18 Cadence Design Systems, Inc. Method and apparatus for adaptively selecting the wiring model for a design region
US7003754B2 (en) 2000-12-07 2006-02-21 Cadence Design Systems, Inc. Routing method and apparatus that use of diagonal routes
US7024650B2 (en) * 2000-12-06 2006-04-04 Cadence Design Systems, Inc. Method and apparatus for considering diagonal wiring in placement
US7594196B2 (en) * 2000-12-07 2009-09-22 Cadence Design Systems, Inc. Block interstitching using local preferred direction architectures, tools, and apparatus
US7073150B2 (en) * 2000-12-07 2006-07-04 Cadence Design Systems, Inc. Hierarchical routing method and apparatus that use diagonal routes
US6915501B2 (en) 2001-01-19 2005-07-05 Cadence Design Systems, Inc. LP method and apparatus for identifying routes
US6738960B2 (en) * 2001-01-19 2004-05-18 Cadence Design Systems, Inc. Method and apparatus for producing sub-optimal routes for a net by generating fake configurations
US6492736B1 (en) * 2001-03-14 2002-12-10 Lsi Logic Corporation Power mesh bridge
US6976238B1 (en) 2001-06-03 2005-12-13 Cadence Design Systems, Inc. Circular vias and interconnect-line ends
US6957411B1 (en) 2001-06-03 2005-10-18 Cadence Design Systems, Inc. Gridless IC layout and method and apparatus for generating such a layout
US6877146B1 (en) 2001-06-03 2005-04-05 Cadence Design Systems, Inc. Method and apparatus for routing a set of nets
US6829757B1 (en) 2001-06-03 2004-12-07 Cadence Design Systems, Inc. Method and apparatus for generating multi-layer routes
US7310793B1 (en) 2001-06-03 2007-12-18 Cadence Design Systems, Inc. Interconnect lines with non-rectilinear terminations
US6895569B1 (en) 2001-06-03 2005-05-17 Candence Design Systems, Inc. IC layout with non-quadrilateral Steiner points
US6957408B1 (en) 2002-01-22 2005-10-18 Cadence Design Systems, Inc. Method and apparatus for routing nets in an integrated circuit layout
US7069530B1 (en) 2001-06-03 2006-06-27 Cadence Design Systems, Inc. Method and apparatus for routing groups of paths
US6882055B1 (en) 2001-06-03 2005-04-19 Cadence Design Systems, Inc. Non-rectilinear polygonal vias
US7107564B1 (en) 2001-06-03 2006-09-12 Cadence Design Systems, Inc. Method and apparatus for routing a set of nets
US6859916B1 (en) 2001-06-03 2005-02-22 Cadence Design Systems, Inc. Polygonal vias
US6951005B1 (en) 2001-06-03 2005-09-27 Cadence Design Systems, Inc. Method and apparatus for selecting a route for a net based on the impact on other nets
US7143382B2 (en) 2001-08-23 2006-11-28 Cadence Design Systems, Inc. Method and apparatus for storing routes
US7398498B2 (en) 2001-08-23 2008-07-08 Cadence Design Systems, Inc. Method and apparatus for storing routes for groups of related net configurations
US6877149B2 (en) 2001-08-23 2005-04-05 Cadence Design Systems, Inc. Method and apparatus for pre-computing routes
US6795958B2 (en) * 2001-08-23 2004-09-21 Cadence Design Systems, Inc. Method and apparatus for generating routes for groups of related node configurations
US6931616B2 (en) * 2001-08-23 2005-08-16 Cadence Design Systems, Inc. Routing method and apparatus
US6938234B1 (en) 2002-01-22 2005-08-30 Cadence Design Systems, Inc. Method and apparatus for defining vias
US7117468B1 (en) 2002-01-22 2006-10-03 Cadence Design Systems, Inc. Layouts with routes with different spacings in different directions on the same layer, and method and apparatus for generating such layouts
US7080329B1 (en) 2002-01-22 2006-07-18 Cadence Design Systems, Inc. Method and apparatus for identifying optimized via locations
US7013451B1 (en) 2002-01-22 2006-03-14 Cadence Design Systems, Inc. Method and apparatus for performing routability checking
US7096449B1 (en) 2002-01-22 2006-08-22 Cadence Design Systems, Inc. Layouts with routes with different widths in different directions on the same layer, and method and apparatus for generating such layouts
US7089524B1 (en) 2002-01-22 2006-08-08 Cadence Design Systems, Inc. Topological vias route wherein the topological via does not have a coordinate within the region
US6944841B1 (en) 2002-01-22 2005-09-13 Cadence Design Systems, Inc. Method and apparatus for proportionate costing of vias
US7036105B1 (en) 2002-01-22 2006-04-25 Cadence Design Systems, Inc. Integrated circuits with at least one layer that has more than one preferred interconnect direction, and method for manufacturing such IC's
US6892371B1 (en) 2002-01-22 2005-05-10 Cadence Design Systems, Inc. Method and apparatus for performing geometric routing
US7002572B1 (en) * 2002-06-19 2006-02-21 Cadence Design Systems, Inc. Method and apparatus for constructing a convex polygon that encloses a set of points in a region
US7171635B2 (en) * 2002-11-18 2007-01-30 Cadence Design Systems, Inc. Method and apparatus for routing
US6996789B2 (en) * 2002-11-18 2006-02-07 Cadence Design Systems, Inc. Method and apparatus for performing an exponential path search
US7216308B2 (en) * 2002-11-18 2007-05-08 Cadence Design Systems, Inc. Method and apparatus for solving an optimization problem in an integrated circuit layout
US6892369B2 (en) * 2002-11-18 2005-05-10 Cadence Design Systems, Inc. Method and apparatus for costing routes of nets
US7624367B2 (en) 2002-11-18 2009-11-24 Cadence Design Systems, Inc. Method and system for routing
US7080342B2 (en) * 2002-11-18 2006-07-18 Cadence Design Systems, Inc Method and apparatus for computing capacity of a region for non-Manhattan routing
US7480885B2 (en) * 2002-11-18 2009-01-20 Cadence Design Systems, Inc. Method and apparatus for routing with independent goals on different layers
US7003752B2 (en) * 2002-11-18 2006-02-21 Cadence Design Systems, Inc. Method and apparatus for routing
US7047513B2 (en) * 2002-11-18 2006-05-16 Cadence Design Systems, Inc. Method and apparatus for searching for a three-dimensional global path
US6988257B2 (en) * 2002-11-18 2006-01-17 Cadence Design Systems, Inc. Method and apparatus for routing
US7010771B2 (en) * 2002-11-18 2006-03-07 Cadence Design Systems, Inc. Method and apparatus for searching for a global path
US7093221B2 (en) * 2002-11-18 2006-08-15 Cadence Design Systems, Inc. Method and apparatus for identifying a group of routes for a set of nets
JP2004289007A (ja) * 2003-03-24 2004-10-14 Toshiba Corp クロック配線、クロックレイアウトシステム及びクロックレイアウト方法
US7784010B1 (en) 2004-06-01 2010-08-24 Pulsic Limited Automatic routing system with variable width interconnect
US8095903B2 (en) 2004-06-01 2012-01-10 Pulsic Limited Automatically routing nets with variable spacing
US7131096B1 (en) 2004-06-01 2006-10-31 Pulsic Limited Method of automatically routing nets according to current density rules
US7373628B1 (en) 2004-06-01 2008-05-13 Pulsic Limited Method of automatically routing nets using a Steiner tree
US7257797B1 (en) 2004-06-07 2007-08-14 Pulsic Limited Method of automatic shape-based routing of interconnects in spines for integrated circuit design
WO2007074402A2 (en) 2005-06-21 2007-07-05 Pulsic Limited High-speed shape-based router
US7603644B2 (en) 2005-06-24 2009-10-13 Pulsic Limited Integrated circuit routing and compaction
US7472366B1 (en) * 2005-08-01 2008-12-30 Cadence Design Systems, Inc. Method and apparatus for performing a path search
US7363607B2 (en) 2005-11-08 2008-04-22 Pulsic Limited Method of automatically routing nets according to parasitic constraint rules
US8458636B1 (en) 2009-03-18 2013-06-04 Pulsic Limited Filling vacant areas of an integrated circuit design
US9238367B2 (en) * 2013-03-15 2016-01-19 Ricoh Company, Ltd. Droplet discharging head and image forming apparatus

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5354986A (en) * 1976-10-29 1978-05-18 Toshiba Corp Multilayer wiring circuit

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4125854A (en) * 1976-12-02 1978-11-14 Mostek Corporation Symmetrical cell layout for static RAM
DE3066941D1 (en) * 1979-05-24 1984-04-19 Fujitsu Ltd Masterslice semiconductor device and method of producing it
US4287571A (en) * 1979-09-11 1981-09-01 International Business Machines Corporation High density transistor arrays
US4409499A (en) * 1982-06-14 1983-10-11 Standard Microsystems Corporation High-speed merged plane logic function array
JPS5986248A (ja) * 1982-11-08 1984-05-18 Mitsubishi Electric Corp 多層配線構造
JPS59220949A (ja) * 1983-05-31 1984-12-12 Toshiba Corp マスタスライス形半導体集積回路
JPS6012742A (ja) * 1983-07-01 1985-01-23 Toshiba Corp 半導体装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5354986A (en) * 1976-10-29 1978-05-18 Toshiba Corp Multilayer wiring circuit

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0499353A (ja) * 1990-08-18 1992-03-31 Nec Corp 半導体集積回路装置

Also Published As

Publication number Publication date
US4673966A (en) 1987-06-16

Similar Documents

Publication Publication Date Title
JPS59198733A (ja) 半導体集積回路装置
US3564354A (en) Semiconductor structure with fusible link and method
US3747200A (en) Integrated circuit fabrication method
EP0023818B1 (en) Semiconductor integrated circuit device including a master slice and method of making the same
US5345098A (en) Master slice integrated circuit device
JPH0758301A (ja) 半導体集積回路装置
US5581097A (en) Method of fabricating semiconductor device using shared contact hole masks and semiconductor device using same
JPS61135165A (ja) 半導体メモリ装置
JPH11504765A (ja) 半導体介在層の交互配置接点構造
JP2876658B2 (ja) 半導体装置
JPS58139445A (ja) 半導体集積回路装置
JPS6256662B2 (ja)
JPS5837933A (ja) 半導体集積回路装置
JP2679034B2 (ja) 半導体集積装置
KR930000717B1 (ko) 적층형 커패시터를 갖는 디램
JPS5867058A (ja) 半導体装置
JP2759641B2 (ja) 半導体デバイスの多層配線構造
JPH0410468A (ja) 半導体集積回路
JPS60111440A (ja) 集積回路装置
JPH02251144A (ja) 半導体装置の製造方法
JPS6355955A (ja) 半導体装置
JPH05121703A (ja) ゲートアレイ
JPS61180455A (ja) 半導体メモリ装置
JPH03169073A (ja) 半導体集積回路装置
JPH02213164A (ja) 半導体集積回路の製造方法