JPH0410468A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はゲートアレー型の半導体集積回路に利用され、
特に、ＭＯＳトランジスタから構成されたゲートアレー
のゲート電極配線のレイアウト方法を改善した半導体集
積回路に関する。

〔概要〕

本発明は、ＭＯＳトランジスタから構成された基本セル
を用いたゲートアレー型の半導体集積回路において、 ＭＯＳトランジスタのゲート電極の長辺方向が、チップ
底辺に対して横方向によるように配置された基本セルと
、チップ底辺に対して縦方向になるように配置された基
本セルとを混在させることにより、 配線の自由度を大にし簡単に配線できるようにしたもの
である。

〔従来の技術〕

従来のＭＯＳ）ランジスクを使用したゲートアレーの基
本セル配置方法は、第４図に示すように、基本セ１を横
切るゲート電極配線群が、所定のピッチを持って一方向
になるように、ＭＯＳトランジスタのゲート電極２の長
辺方向の向きを定めてチップ１０上に配置される。この
ように配置された基本セル１の相互接続は、第５図に示
すようにゲ−ト電極２上にフィールド絶縁膜１４を介し
て設けられた第−層ＡＩ配線１５と、この第−層ＡＩ配
線１５上にさらに層間絶縁膜１６を介して設けられた第
二層Ａ１配線１７が形成される。（さらに第二層ＡＩ配
線１７上に層間絶縁膜を介して第三層Ａ１配線が形成さ
れる場合もある。） これらの第−層ＡＩ配線１５と第二層ＡＩ配線１７とは
、コンタクトホール１９およびスルーホール２０を介し
て互いに接続され、所定の論理回路機能を実現する（例
えば、特開昭５８−６６３４３公報参照）。

なお、第５図はＣＭＯ３トランジスタから構成された基
本セルの一例を示す模式的断面図であり、３はＰウェル
、１１はｎ型基板、１２はｎチャネルＭＯＳトランジス
タのソースまたはドレイン領域となるｎ゛領域１３はｐ
チャネルＭＯ３トランジスタのソースまたはドレイン領
域となるｐ゛領域および１８は保護膜で、第三層Ａ１配
線を設ける場合には代わりに層間絶縁膜が設けられる。

第６図は、第三層ＡＩ配線を有する場合のチップの平面
図で、各層Ａ１配線とゲート電極配線の配置関係を示し
たものである。第６図において、　はポリシリコンから
なるゲート電極配線（ＰＳ）、−は第−層Ａ１配線（Ａ
ＩＤ）、−は第二層ＡＩ配線（Ａ１２）、−は第三層Ａ
Ｉ配線（Ａｌ１）を示す。

第６図に示すように、各層Ａ１配線およびゲート電極配
線群は配線の段切れを防ぐために、互いに重なり合わな
いように他の配線の間の位置になるように配置される。

そして、例えば、ブロック３１と３２との間の接続は、
ＰＳ　　Ａｌｌ　　Ａｌ１　　ＡＩｌ　　ＰＳの順に接
続される。

〔発明が解決しようとする課題〕

第７図は従来例による配線の一例を示す模式的平面図で
ＲＳフリップフロップ回路を示す。この従来例において
は、配線４および５が折れ曲がりのある複雑な配線とな
っている。

すなわち、この従来のゲートアレーの基本セルの配置で
は、基本セル間相互の接続において、その配線方法に制
約が多いため、配線の自由度が少なく、所定の回路機能
を実現するのに、複雑な配線をしいられる欠点があった
。

本発明の目的は、前記の欠点を除去することにより、配
線の自由度が大で、簡単に配線できるＭＯＳトランジス
タを用いたゲートアレー型の半導体集積回路を提供する
ことにある。

〔課題を解決するための手段〕

本発明は、チップ上に配列された、ＭＯＳトランジスタ
から構成された複数の基本セルを備えたゲートアレー型
の半導体集積回路において、前記基本セルは、そのゲー
ト電極の長辺方向が、チップ底辺に対して横方向になる
ように配列された基本セルと、チップ底辺に対して縦方
向になるように配列された基本セルとを含むことを特徴
とする。

〔作用〕

基本セルは、ＭＯＳトランジスタのゲート電極の長辺方
向が、チップ底辺に対して横方向になるように配置され
た基本セルと、チップ底辺に対して縦方向になるように
配置された基本セルとを含んでいる。

従って、ゲート電極配線方向は一定でなく、目的に応じ
て最短経路を選択して所要の配線を行うことが可能とな
る。

〔実施例〕

以下、本発明の実施例について図面を参照して説明する
。

第１図は本発明の第一実施例を示す模式的平面図である
。

本実−実施例は、チップ１０上に、本発明の特徴とする
ところの、ゲート電極２の長辺の方向がチップ底辺に対
して横（水平）方向になるように配置された基本セル１
ａと、チップ底辺に対して縦（垂直）方向になるように
配置された基本セル１ｂとを含んでいる。

本実−実施例によると、第１図の領域へのような従来と
同様な基本セル配置、あるいは領域ＢおよびＣのような
ゲート電極が縦横混在した基本セル１ａおよび１ｂを自
由に選択することができ、配線設計の自由度や融通性が
増す。

第２図は、本実−実施例により形成された回路を示す模
式的平面図で、第７図に示した従来例と同じＲＳフリッ
プフロップ回路を示す。基本セル１ａおよび１ｂはＣＭ
Ｏ３トランジスタ、すなわち、ｐチャネルＭＯ３トラン
ジスタとｎチャネルＭＯ３トランジスタ各々１対から構
成され、同じ導電チャネルにおいてソース領域またはド
レイン領域を共有している。

第２図のように、ゲート電極を縦横混在させた基本セル
１ａおよび１ｂを用いることにより、第７図の従来例で
示した折曲りのある配線４および５は直線的に、冗長性
を無くして簡単に配線できる。

第３図は、本発明の第二実施例を示す模式的平面図であ
る。

本第二実施例の場合は、基本セル１ａが２行おきに、基
本セル１ｂを配置したものである。本第二実施例におい
ても、第１図の第一実施例と同様に配線の自由度が増す
。

なお、前述の実施例の他にも、設計思想により、いろい
ろな基本セル１ａおよび１ｂの配置が可能である。

〔発明の効果〕

以上説明したように、本発明は、ゲート電極配線群をチ
ップ内において縦横混在するように基本セルを配置させ
ることによって、基本セル間またはゲート電極間配線に
自由度が増し、簡単に配線できる効果がある。

【図面の簡単な説明】

第１図は本発明の第一実施例を示す模式的平面図。 第２図は第一実施例による回路例を示す模式的平面図。 第３図は本発明の第二実施例を示す模式的平面図。 第４図は従来例を示す模式的平面図。 第５図はその基本セルを示す模式的断面図。 第６図は従来例の接続方法を示す模式的平面図。 第７図は従来例による回路例を示す模式的平面図。 １、ｌａ、ｌｂ・・・基本セノペ２・・・ゲート電極、
３・・・Ｐウェノペ４．５・・・配線、１ｏ・・・チッ
プ、１１・・・ｎ型基板、１２・・・ｎ＋領領域１３・
・・ｐ＋領領域１４・・・フィールド絶縁膜、１５、Ａ
Ｉ、・・・第−層ＡＩ配線、１６・・・層間絶縁膜、１
７、ＡＩ２・・・第二層Ａ１配線、１８・・・保護Ｌ　
１９・・・コンタクトホール、２ｏ・・・スルーホール
、３１．３２・・・ブロック、Ａ１３・・・第三層Ａ１
配線、Ｐｓ・・・ゲート電極配線。

Claims (1)

1. 【特許請求の範囲】 １、チップ上に配列された、ＭＯＳトランジスタから構
   成された複数の基本セルを備えたゲートアレー型の半導
   体集積回路において、 前記基本セルは、そのゲート電極の長辺方向が、チップ
   底辺に対して横方向になるように配列された基本セルと
   、チップ底辺に対して縦方向になるように配列された基
   本セルとを含む ことを特徴とする半導体集積回路