JPS61180455A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPS61180455A JPS61180455A JP60020328A JP2032885A JPS61180455A JP S61180455 A JPS61180455 A JP S61180455A JP 60020328 A JP60020328 A JP 60020328A JP 2032885 A JP2032885 A JP 2032885A JP S61180455 A JPS61180455 A JP S61180455A
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- JP
- Japan
- Prior art keywords
- memory device
- source
- ground
- insulating
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- Prior art date
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- Pending
Links
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- 230000000295 complement effect Effects 0.000 claims abstract description 5
- 238000002955 isolation Methods 0.000 claims description 8
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、高密度、高集積化が可能な半導体メモリ装置
に関するものである。
に関するものである。
従来の技術
従来の半導体メモリ装置では、メモリセルに供給する電
源線および接地線は第４図に示すように相対するメモリ
セル間の半導体基板１００中に形成した不純物層１０１
あるいは半導体基板１００上に形成した多結晶硅素膜１
０２および金属配線層１０３，１０４および１０６で形
成している。
源線および接地線は第４図に示すように相対するメモリ
セル間の半導体基板１００中に形成した不純物層１０１
あるいは半導体基板１００上に形成した多結晶硅素膜１
０２および金属配線層１０３，１０４および１０６で形
成している。
なお、１０６はウェル、１０７，１０８は不純物拡散層
、１ｏ９〜１１１はゲート電桓である。
、１ｏ９〜１１１はゲート電桓である。
しかし、電源線、接地線を不純物層で形成した場合には
半導体素子の不純物拡散層との絶縁分離領域が必要であ
り、多結晶硅素膜あるいは金属配線層で形成した場合は
半導体素子の不純物拡散層との接続部１１２及接続部形
成のため、製造工程に依存するマスク合わせ余裕が必要
である。
半導体素子の不純物拡散層との絶縁分離領域が必要であ
り、多結晶硅素膜あるいは金属配線層で形成した場合は
半導体素子の不純物拡散層との接続部１１２及接続部形
成のため、製造工程に依存するマスク合わせ余裕が必要
である。
発明が解決しようとする問題点
このような従来のメモリ装置では配線層形成のための絶
縁分離鳴、あるいは配線層と半導体基板との接続のだめ
の余分な面積が必要であり、高密度、高集積化が困難で
あった。
縁分離鳴、あるいは配線層と半導体基板との接続のだめ
の余分な面積が必要であり、高密度、高集積化が困難で
あった。
本発明はかかる点に鑑みてなされたもので、配線層、特
に電源線および接地線の占有面積が少なく、高密度、高
集積なメモリ装置を提供するととを目的としている。
に電源線および接地線の占有面積が少なく、高密度、高
集積なメモリ装置を提供するととを目的としている。
問題点を解決するための手段
本発明は上記問題点を解決するため、半導体素子間の絶
縁分離領域内に電源線および接地線のうちの少なくとも
一方の線を形成したものであり、前記電源線と接地線を
隣接するメモリ素子内に交互に形成したものである。
縁分離領域内に電源線および接地線のうちの少なくとも
一方の線を形成したものであり、前記電源線と接地線を
隣接するメモリ素子内に交互に形成したものである。
作用
本発明は上記した構成により、配線層形成のだめの占有
面積を小さくシ、高密度、高導積の半導体メモリ装置が
提供できる。
面積を小さくシ、高密度、高導積の半導体メモリ装置が
提供できる。
実施例
第１図は本発明の半導体メモリ装置の一実施例を示す平
面図である。−導電型基板たとえばｐ型半導体基板１上
に形成した相補型半導体装置により構成したメモリセル
の実施例であり２はｎウェル、Ｔ、、Ｔ２ 、Ｔ３およ
びＴ４はｎ型電界効果トランジスタ％ Ｔ５およびＴ、
はｐ型電界効果トランジスタ、３．４および５は金属配
線、６および了は不純物拡散層、８，９および１０はゲ
ート電極であり、１１が絶縁分離領域に形成した接地線
である。
面図である。−導電型基板たとえばｐ型半導体基板１上
に形成した相補型半導体装置により構成したメモリセル
の実施例であり２はｎウェル、Ｔ、、Ｔ２ 、Ｔ３およ
びＴ４はｎ型電界効果トランジスタ％ Ｔ５およびＴ、
はｐ型電界効果トランジスタ、３．４および５は金属配
線、６および了は不純物拡散層、８，９および１０はゲ
ート電極であり、１１が絶縁分離領域に形成した接地線
である。
第２図は第１図のＡ 、 Ａ’部の切断断面構造を示す
断面図である。上述したように１は半導体基板、２はｎ
ウェルである。ｎ型電界効果トランジスタＴ、のソース
１５とｎウェル２内に形成したｐ型電界効果トランジス
タで、のソース１６との絶縁分離領域１２内に接地線１
１を形成し、前記ｎ型電界効果トランジスタのソース１
５と接続部１３で接続配線したものである。
断面図である。上述したように１は半導体基板、２はｎ
ウェルである。ｎ型電界効果トランジスタＴ、のソース
１５とｎウェル２内に形成したｐ型電界効果トランジス
タで、のソース１６との絶縁分離領域１２内に接地線１
１を形成し、前記ｎ型電界効果トランジスタのソース１
５と接続部１３で接続配線したものである。
第３図は本発明の他の実施例であってメモリセルＡ、Ｂ
およびＣが隣接して形成された場合、メモリ素子内、Ｂ
およびＣのｐ型電界効果トランジスタと、ｎ型電界効果
トランジスタの絶縁分離領域１９．２０および２１内に
それぞれ電源線１７゜接地線１１および電源線２２を形
成する。前記電源線１７および２２と接地線１１をメモ
リセル−列毎に形成する。すなわち、メモリ素子内に形
成した電源線１９からは接続部１８人からメモリセルＡ
の電源電位供給、メモリセルＢの接地線１１からは接続
部１３人および１３ＢからメモリセルＡおよびＢへの接
地電位供給、メモリセルＣの電源線２２からは接続部１
８８ＧからメモリセルＢおよびＣへの電源電位の供給を
行なう。
およびＣが隣接して形成された場合、メモリ素子内、Ｂ
およびＣのｐ型電界効果トランジスタと、ｎ型電界効果
トランジスタの絶縁分離領域１９．２０および２１内に
それぞれ電源線１７゜接地線１１および電源線２２を形
成する。前記電源線１７および２２と接地線１１をメモ
リセル−列毎に形成する。すなわち、メモリ素子内に形
成した電源線１９からは接続部１８人からメモリセルＡ
の電源電位供給、メモリセルＢの接地線１１からは接続
部１３人および１３ＢからメモリセルＡおよびＢへの接
地電位供給、メモリセルＣの電源線２２からは接続部１
８８ＧからメモリセルＢおよびＣへの電源電位の供給を
行なう。
発明の効果
以上述べてきたように、本発明によれば、相補型半導体
装置からなるメモリセルの絶縁分離領域に接地線および
電源線を形成するため、配線層形成のだめの占有面積が
小さくなり、高密度、高集積の半導体メモリ装置が形成
できる。
装置からなるメモリセルの絶縁分離領域に接地線および
電源線を形成するため、配線層形成のだめの占有面積が
小さくなり、高密度、高集積の半導体メモリ装置が形成
できる。
第１図は本発明の一実施例における半導体メモリ装置の
平面図、第２図は第１図のＡ−Ａ’線断面図、第３図は
本発明の他の実施例の半導体メモリ装置の平面１、第４
図は従来の半導体メモリ装置の平面図である。 ２・・・・・・ｎ２エル、６，７・・・・・・不純物拡
散層、１１・・・・・・絶縁分離領域中に形成した接地
配線層、１２．１９．２１・・・・・・絶縁分離領域、
１７．２２・・・・・・絶縁分離領域中に形成した電源
線。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名Ｉ
Ｐ型羞販 ｖ、２図 ！？ 第３図 Ｃ；も４図
平面図、第２図は第１図のＡ−Ａ’線断面図、第３図は
本発明の他の実施例の半導体メモリ装置の平面１、第４
図は従来の半導体メモリ装置の平面図である。 ２・・・・・・ｎ２エル、６，７・・・・・・不純物拡
散層、１１・・・・・・絶縁分離領域中に形成した接地
配線層、１２．１９．２１・・・・・・絶縁分離領域、
１７．２２・・・・・・絶縁分離領域中に形成した電源
線。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名Ｉ
Ｐ型羞販 ｖ、２図 ！？ 第３図 Ｃ；も４図
Claims (2)
- （１）相補型半導体素子を用いたメモリ装置であって、
メモリセルの前記相補型半導体素子間の絶縁分離領域の
絶縁膜内に電源線および接地線のうちの少なくとも一方
の線を形成したことを特徴とする半導体メモリ装置。 - （２）相対するメモリセルの一方のセルに電源線、他方
のセルに接地線を形成したことを特徴とする特許請求の
範囲第１項記載の半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60020328A JPS61180455A (ja) | 1985-02-05 | 1985-02-05 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60020328A JPS61180455A (ja) | 1985-02-05 | 1985-02-05 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61180455A true JPS61180455A (ja) | 1986-08-13 |
Family
ID=12024064
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60020328A Pending JPS61180455A (ja) | 1985-02-05 | 1985-02-05 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61180455A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63237463A (ja) * | 1987-03-25 | 1988-10-03 | Mitsubishi Electric Corp | スタテイツク型半導体記憶装置およびその製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59155944A (ja) * | 1983-02-25 | 1984-09-05 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
-
1985
- 1985-02-05 JP JP60020328A patent/JPS61180455A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59155944A (ja) * | 1983-02-25 | 1984-09-05 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63237463A (ja) * | 1987-03-25 | 1988-10-03 | Mitsubishi Electric Corp | スタテイツク型半導体記憶装置およびその製造方法 |
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