JPS6132824B2 - - Google Patents
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- Publication number
- JPS6132824B2 JPS6132824B2 JP56187286A JP18728681A JPS6132824B2 JP S6132824 B2 JPS6132824 B2 JP S6132824B2 JP 56187286 A JP56187286 A JP 56187286A JP 18728681 A JP18728681 A JP 18728681A JP S6132824 B2 JPS6132824 B2 JP S6132824B2
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- diffusion region
- insulating film
- conductivity type
- type diffusion
- semiconductor substrate
- Prior art date
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- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
この発明はトランジスタとキヤパシタとからな
るダイナミツク型ランダムアクセスメモリ装置、
MOS型トランジスタ、、あるいはMOS型トランジ
スタを基本とする集積回路等半導体装置の製造方
法に関するものである。
るダイナミツク型ランダムアクセスメモリ装置、
MOS型トランジスタ、、あるいはMOS型トランジ
スタを基本とする集積回路等半導体装置の製造方
法に関するものである。
従来この種の半導体装置、例えばダイナミツク
型ランダムアクセスメモリ装置の概要構造は第１
図に示すようなものがある。すなわち、この第１
図において、１はＰ形シリコンによる半導体基
板、２は素子間分離のためのフイールド絶縁膜、
３はゲート絶縁膜、４は電源９に接続されるキヤ
パシタ電極、５はワードライン８に接続されるト
ランスフアトランジスタのゲート電極、６はビツ
トライン７に接続されるｎ＋形拡散領域、１０は
メモリキヤパシタである。そしてこの装置構成に
あつては、ビツトライン７とトランスフアゲート
５を通して、“High”あるいは“Low”の電圧を
メモリキヤパシタ１０に書き込み、また反対に書
き込まれた電圧はトランスフアゲート５を通し
て、メモリキヤパシタ１０からビツトライン７に
読み出される。
型ランダムアクセスメモリ装置の概要構造は第１
図に示すようなものがある。すなわち、この第１
図において、１はＰ形シリコンによる半導体基
板、２は素子間分離のためのフイールド絶縁膜、
３はゲート絶縁膜、４は電源９に接続されるキヤ
パシタ電極、５はワードライン８に接続されるト
ランスフアトランジスタのゲート電極、６はビツ
トライン７に接続されるｎ＋形拡散領域、１０は
メモリキヤパシタである。そしてこの装置構成に
あつては、ビツトライン７とトランスフアゲート
５を通して、“High”あるいは“Low”の電圧を
メモリキヤパシタ１０に書き込み、また反対に書
き込まれた電圧はトランスフアゲート５を通し
て、メモリキヤパシタ１０からビツトライン７に
読み出される。
また、第２図は従来のこの種の半導体装置であ
るMOS型トランジスタ及びMOS型トランジスタ
を基体とする集積回路の概要構造図であり、第２
図において、１１はＰ形シリコンによる半導体基
板、１２はこの半導体基板上に形成されたｎ＋形
拡散領域でソースとなる第２導電形の拡散領域
、１３は上記半導体基板上に形成されたｎ＋形
拡散領域でドレインとなる第２導電形の拡散領域
、１４は酸化膜であるゲート絶縁膜、１５はこ
のゲート絶縁膜上に形成されたポリシリコンから
なるゲート電極である。
るMOS型トランジスタ及びMOS型トランジスタ
を基体とする集積回路の概要構造図であり、第２
図において、１１はＰ形シリコンによる半導体基
板、１２はこの半導体基板上に形成されたｎ＋形
拡散領域でソースとなる第２導電形の拡散領域
、１３は上記半導体基板上に形成されたｎ＋形
拡散領域でドレインとなる第２導電形の拡散領域
、１４は酸化膜であるゲート絶縁膜、１５はこ
のゲート絶縁膜上に形成されたポリシリコンから
なるゲート電極である。
しかし乍らこのような第１図あるいは第２図に
示す従来例の装置構成の場合、第１図のものにあ
つては、キヤパシタ、トランジスタおよびビツト
ラインのそれぞれが半導体基板１面に平面的に配
置されており、第２図のものにあつては、ソース
となる第２導電形の拡散領域１２、ゲート電極
１４、およびドレインとなる第２導電形の拡散領
域１３のそれぞれが半導体基板１面に平面的に
配置されているため、比較的大きな面積を必要と
しており、集積密度を向上させるためにはそれぞ
れの寸法形状を小さくせざるを得ない不都合があ
り、それぞれの寸法形状を小さくするには高度の
製造装置と精密な制御を要する製造工程が必要と
なる問題が生じた。
示す従来例の装置構成の場合、第１図のものにあ
つては、キヤパシタ、トランジスタおよびビツト
ラインのそれぞれが半導体基板１面に平面的に配
置されており、第２図のものにあつては、ソース
となる第２導電形の拡散領域１２、ゲート電極
１４、およびドレインとなる第２導電形の拡散領
域１３のそれぞれが半導体基板１面に平面的に
配置されているため、比較的大きな面積を必要と
しており、集積密度を向上させるためにはそれぞ
れの寸法形状を小さくせざるを得ない不都合があ
り、それぞれの寸法形状を小さくするには高度の
製造装置と精密な制御を要する製造工程が必要と
なる問題が生じた。
この発明は従来のこのような点に鑑みてなされ
たものであり、装置各部を立体的に配置すること
によつて集積密度を向上させた半導体装置を容易
に製造しうる方法を提供するものである。
たものであり、装置各部を立体的に配置すること
によつて集積密度を向上させた半導体装置を容易
に製造しうる方法を提供するものである。
以下にMOS型トランジスタに適用したこの発
明の一実施例を第３図および、第４図に基づいて
説明する。第３図はMOS型トランジスタの完成
状態を示す構成図であり、図において１２は半導
体基板１１上に形成されたｎ＋形拡散領域でソー
スとなる第２導電形の拡散領域、１６はこの拡
散領域に形成されたＰ型のエピタキシヤル膜で
ある半導体層、１３はこの半導体層１１上形成さ
れたｎ＋形拡散領域でドレインとなる第２導電形
の拡散領域、１５は上記半導体層１１側部およ
び半導体基板１１上面に酸化膜であるゲート絶縁
膜１４を介して形成されたポリシリコンからなる
ゲート電極である。
明の一実施例を第３図および、第４図に基づいて
説明する。第３図はMOS型トランジスタの完成
状態を示す構成図であり、図において１２は半導
体基板１１上に形成されたｎ＋形拡散領域でソー
スとなる第２導電形の拡散領域、１６はこの拡
散領域に形成されたＰ型のエピタキシヤル膜で
ある半導体層、１３はこの半導体層１１上形成さ
れたｎ＋形拡散領域でドレインとなる第２導電形
の拡散領域、１５は上記半導体層１１側部およ
び半導体基板１１上面に酸化膜であるゲート絶縁
膜１４を介して形成されたポリシリコンからなる
ゲート電極である。
つまり、半導体層１６の上下に第２導電体の拡
散領域１２および拡散領域１３が配置され、
半導体層１６の側部にゲート電極１５が配置され
た構造となり半導体層１６がチヤネル領域となる
ものである。
散領域１２および拡散領域１３が配置され、
半導体層１６の側部にゲート電極１５が配置され
た構造となり半導体層１６がチヤネル領域となる
ものである。
したがつて、MOS型トランジスタとしてソー
スおよびドレインをたて方向に形成でき、かつト
ランジスタの主たるパラメータであるゲート長
（ソース・ドレイン間の間隔）をゲート電極１５
の厚さを変えることにより簡単に制御できるた
め、集積密度を向上させることができるものであ
る。
スおよびドレインをたて方向に形成でき、かつト
ランジスタの主たるパラメータであるゲート長
（ソース・ドレイン間の間隔）をゲート電極１５
の厚さを変えることにより簡単に制御できるた
め、集積密度を向上させることができるものであ
る。
次に第３図に示されるMOS型トランジスタの
製法を第４図ａ〜ｇに基づいて説明する。
製法を第４図ａ〜ｇに基づいて説明する。
まず、第４図ａに示すように半導体基板１１の
上にフイールド絶縁膜２，２が形成され、半導体
基板１１の露出した部分が活性領域になるものに
おいて、第４図ｂに示すように半導体基板１１の
活性領域上にゲート絶縁膜１４となる酸化膜とゲ
ート電極１５となるリンガドープされたポリシリ
コン層を形成し、第４図ｃに示すように必要部分
を残してポリシリコンおよび酸化膜を順次エツチ
ングして半導体基板１１を露出させ、第４図ｄに
示すように半導体基板１１のこの露出部分に第２
導電形の拡散領域１２となるｎ＋形拡散領域を
形成し、第４図ｅに示すように酸化を加えてポリ
シリコン上と半導体基板１１の拡散領域１２上
に酸化膜を成長させる。この時、ポリシリコン上
の酸化膜は拡散領域１２上の酸化膜より厚く成
長するので、酸化膜表面を全面的にフツ化水素酸
のような溶液でエツチングして、第４図ｆに示す
ようにゲート電極１５となるポリシリコンの上面
および側面に酸化膜を残し、拡散領域１２上面
が露出した状態のものとする。次に第４図ｇに示
すように露出した拡散領域１２上に選択的に半
導体層１６となるＰ型のエピタキシヤル層を成長
させ、さらに半導体層１６上面に第２導電形の拡
散領域１３となるｎ＋形拡散領域を形成し、製
造するものである。
上にフイールド絶縁膜２，２が形成され、半導体
基板１１の露出した部分が活性領域になるものに
おいて、第４図ｂに示すように半導体基板１１の
活性領域上にゲート絶縁膜１４となる酸化膜とゲ
ート電極１５となるリンガドープされたポリシリ
コン層を形成し、第４図ｃに示すように必要部分
を残してポリシリコンおよび酸化膜を順次エツチ
ングして半導体基板１１を露出させ、第４図ｄに
示すように半導体基板１１のこの露出部分に第２
導電形の拡散領域１２となるｎ＋形拡散領域を
形成し、第４図ｅに示すように酸化を加えてポリ
シリコン上と半導体基板１１の拡散領域１２上
に酸化膜を成長させる。この時、ポリシリコン上
の酸化膜は拡散領域１２上の酸化膜より厚く成
長するので、酸化膜表面を全面的にフツ化水素酸
のような溶液でエツチングして、第４図ｆに示す
ようにゲート電極１５となるポリシリコンの上面
および側面に酸化膜を残し、拡散領域１２上面
が露出した状態のものとする。次に第４図ｇに示
すように露出した拡散領域１２上に選択的に半
導体層１６となるＰ型のエピタキシヤル層を成長
させ、さらに半導体層１６上面に第２導電形の拡
散領域１３となるｎ＋形拡散領域を形成し、製
造するものである。
なお前記実施例では、Ｐ形シリコンを半導体基
板１１としたが、この導電形に限らず、ｎ形基板
を用い他のすべてのｎ形およびＰ形の関係を逆に
しても差支えなく、またトランスフアゲート電極
を多結晶シリコンとして説明したが、その他の導
電性物質でも可能であり、さらにゲート絶縁膜に
ついてもシリコン酸化膜のほか、窒化珪素のよう
な誘電率の高いものであつてもよいことは勿論で
ある。
板１１としたが、この導電形に限らず、ｎ形基板
を用い他のすべてのｎ形およびＰ形の関係を逆に
しても差支えなく、またトランスフアゲート電極
を多結晶シリコンとして説明したが、その他の導
電性物質でも可能であり、さらにゲート絶縁膜に
ついてもシリコン酸化膜のほか、窒化珪素のよう
な誘電率の高いものであつてもよいことは勿論で
ある。
この発明は以上述べたように、各要素の寸法形
状を小さくせずに集積密度を向上し得る半導体装
置すなわち、第２導電形の拡散領域、半導体
層、第２導電形の拡散領域を上下方向、つまり
立体的に集積化し、かつ、半導体側部にゲート絶
縁膜を介してゲート電極を形成した半導体装置
を、既存の製造技術を有機的に組み合わせること
により容易に製造することができるという効果を
有するものである。
状を小さくせずに集積密度を向上し得る半導体装
置すなわち、第２導電形の拡散領域、半導体
層、第２導電形の拡散領域を上下方向、つまり
立体的に集積化し、かつ、半導体側部にゲート絶
縁膜を介してゲート電極を形成した半導体装置
を、既存の製造技術を有機的に組み合わせること
により容易に製造することができるという効果を
有するものである。
第１図は従来の半導体装置の１つであるダイナ
ミツク型ランダムアクセスメモリ装置の概要を示
す構成図、第２図は従来の半導体装置の１つであ
るMOS型トランジスタの概要を示す構成図、第
３図はこの発明の一実施例により製造された
MOS型トランジスタを示す概要構成図、第４図
ａ〜ｇは第３図に示すものの製造工程を示す概略
図である。 図において、１１は半導体基板、１２は第２導
電形の拡散領域、１３は第２導電形の拡散領域
、１４はゲード絶縁膜、１５はゲート電極、１
６は半導体層である。なお、各図中同一符号は同
一または相当部分を示す。
ミツク型ランダムアクセスメモリ装置の概要を示
す構成図、第２図は従来の半導体装置の１つであ
るMOS型トランジスタの概要を示す構成図、第
３図はこの発明の一実施例により製造された
MOS型トランジスタを示す概要構成図、第４図
ａ〜ｇは第３図に示すものの製造工程を示す概略
図である。 図において、１１は半導体基板、１２は第２導
電形の拡散領域、１３は第２導電形の拡散領域
、１４はゲード絶縁膜、１５はゲート電極、１
６は半導体層である。なお、各図中同一符号は同
一または相当部分を示す。
Claims (1)
- １ 第１導電形の半導体基板上に絶縁膜を形成す
る工程と、前記絶縁膜上に導電層を形成する工程
と、前記導電層および絶縁膜を部分的にエツチン
グ除去して前記半導体基板を露出させる工程と、
前記露出部分に第２導電形の拡散領域を形成する
工程と、前記導電層の上面および側面に絶縁膜を
形成する工程と第１導電形のエピタキシヤル層を
前記第２導電形の拡散領域上に前記導電層上の絶
縁膜上面とほぼ同じ高さまで選択的に成長させる
工程と、前記エピタキシヤル層上に第２導電形の
拡散領域を形成する工程とを具備する半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56187286A JPS57128060A (en) | 1981-11-19 | 1981-11-19 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56187286A JPS57128060A (en) | 1981-11-19 | 1981-11-19 | Semiconductor device |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55145481A Division JPS5834946B2 (ja) | 1980-10-16 | 1980-10-16 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57128060A JPS57128060A (en) | 1982-08-09 |
| JPS6132824B2 true JPS6132824B2 (ja) | 1986-07-29 |
Family
ID=16203335
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56187286A Granted JPS57128060A (en) | 1981-11-19 | 1981-11-19 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57128060A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59208783A (ja) * | 1983-05-12 | 1984-11-27 | Seiko Instr & Electronics Ltd | 薄膜トランジスタ |
-
1981
- 1981-11-19 JP JP56187286A patent/JPS57128060A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57128060A (en) | 1982-08-09 |
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