JPH0563197A - 薄膜トランジスタ及びその製造方法 - Google Patents
薄膜トランジスタ及びその製造方法Info
- Publication number
- JPH0563197A JPH0563197A JP3224335A JP22433591A JPH0563197A JP H0563197 A JPH0563197 A JP H0563197A JP 3224335 A JP3224335 A JP 3224335A JP 22433591 A JP22433591 A JP 22433591A JP H0563197 A JPH0563197 A JP H0563197A
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- JP
- Japan
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- thin film
- film transistor
- polycrystalline silicon
- channel
- drain
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- Pending
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Abstract
(57)【要約】 （修正有）
【目的】 オフ電流が非常に小さく、且つ電極コンタク
トエッチング時に導電不良の生じない薄膜トランジスタ
を提供する。 【構成】 薄膜トランジスタのソース部４、ドレイン部
５を厚く、チャンネル部６を非常に薄く構成する。ま
た、ソース部、ドレイン部の多結晶シリコンを成長させ
た後、チャンネル部の多結晶シリコンを一旦エッチング
し、その後再度チャンネル部用多結晶シリコンを薄く成
長させる。
トエッチング時に導電不良の生じない薄膜トランジスタ
を提供する。 【構成】 薄膜トランジスタのソース部４、ドレイン部
５を厚く、チャンネル部６を非常に薄く構成する。ま
た、ソース部、ドレイン部の多結晶シリコンを成長させ
た後、チャンネル部の多結晶シリコンを一旦エッチング
し、その後再度チャンネル部用多結晶シリコンを薄く成
長させる。
Description
【０００１】
【産業上の利用分野】この発明は、薄膜トランジスタに
関する。さらに詳しくは、オフ時の電流値を軽減した薄
膜トランジスタに関する。
関する。さらに詳しくは、オフ時の電流値を軽減した薄
膜トランジスタに関する。
【０００２】
【従来の技術】薄膜トランジスタは、ガラス等の絶縁性
基板上に堆積された半導体膜による一種の電界効果型ト
ランジスタ（ＦＥＴ）である。中でも、高いオンオフ比
特性を示す多結晶シリコンの薄膜トランジスタが優れて
いる。
基板上に堆積された半導体膜による一種の電界効果型ト
ランジスタ（ＦＥＴ）である。中でも、高いオンオフ比
特性を示す多結晶シリコンの薄膜トランジスタが優れて
いる。
【０００３】集積度の高いＳＲＡＭ（Static randam Ac
cess Memory) においては、超低消費電力を得るために
は、多結晶シリコン薄膜トランジスタを負荷として用い
ることが好ましい。図４にこのＳＲＡＭに薄膜トランジ
スタが使用されていることを示す。図４に示すように、
本ＳＲＡＭセルは、Ｑ1 〜Ｑ6 の６個のＭＩＳＦＥＴよ
り構成されている。Ｑ1 及びＱ2 は書込み／読み出し用
のバルクＮ型ＭＩＳＦＥＴである。情報の最小単位とな
る１ビットは、Ｑ1 及びＱ2 を通して書込まれ、
（Ｑ3 、Ｑ5 ）及び（Ｑ4 、Ｑ6 ）の二組のＣＭＯＳの
フリップフロップ動作により保持される。ここでＱ3 及
びＱ4 はバルクＮ型ＭＩＳＦＥＴ、又はＱ5 及びＱ6 は
Ｐチャンネル薄膜トランジスタである。
cess Memory) においては、超低消費電力を得るために
は、多結晶シリコン薄膜トランジスタを負荷として用い
ることが好ましい。図４にこのＳＲＡＭに薄膜トランジ
スタが使用されていることを示す。図４に示すように、
本ＳＲＡＭセルは、Ｑ1 〜Ｑ6 の６個のＭＩＳＦＥＴよ
り構成されている。Ｑ1 及びＱ2 は書込み／読み出し用
のバルクＮ型ＭＩＳＦＥＴである。情報の最小単位とな
る１ビットは、Ｑ1 及びＱ2 を通して書込まれ、
（Ｑ3 、Ｑ5 ）及び（Ｑ4 、Ｑ6 ）の二組のＣＭＯＳの
フリップフロップ動作により保持される。ここでＱ3 及
びＱ4 はバルクＮ型ＭＩＳＦＥＴ、又はＱ5 及びＱ6 は
Ｐチャンネル薄膜トランジスタである。
【０００４】Ｐチャンネル薄膜トランジスタのオフ電流
は、待機時のＳＲＡＭデバイスの消費電力を決定するた
め、オフ電流を小さくすることが必要となる。オフ電流
を小さくするには、薄膜の厚みを小さくすればよい。こ
のことは、オフ電流値と多結晶シリコンの厚みとの相関
を示す図５からも明らかである。このグラフから、オフ
電流を１０-13 Ａ以下にするには、３００Å程度以下の
薄膜にすることが必要であることが分かる。
は、待機時のＳＲＡＭデバイスの消費電力を決定するた
め、オフ電流を小さくすることが必要となる。オフ電流
を小さくするには、薄膜の厚みを小さくすればよい。こ
のことは、オフ電流値と多結晶シリコンの厚みとの相関
を示す図５からも明らかである。このグラフから、オフ
電流を１０-13 Ａ以下にするには、３００Å程度以下の
薄膜にすることが必要であることが分かる。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
薄膜トランジスタでは、多結晶シリコンの薄膜を薄くす
ると、電極用コンタクトのエッチング時に上方に成長さ
せた絶縁膜であるＳｉＯ 2 と多結晶シリコンのエッチン
グの選択比が充分に取れない場合、ＳｉＯ2 の下の多結
晶シリコンもエッチングされてしまい、多結晶シリコン
と配線が繋がらなくなる。
薄膜トランジスタでは、多結晶シリコンの薄膜を薄くす
ると、電極用コンタクトのエッチング時に上方に成長さ
せた絶縁膜であるＳｉＯ 2 と多結晶シリコンのエッチン
グの選択比が充分に取れない場合、ＳｉＯ2 の下の多結
晶シリコンもエッチングされてしまい、多結晶シリコン
と配線が繋がらなくなる。
【０００６】
【課題を解決するための手段】本発明は、このような状
況下でなされたものであり、その特徴とするところは薄
膜トランジスタの発明にあっては、半導体部分がゲート
電極よりも基板に対して上方にあるプレーナー型薄膜ト
ランジスタであって、チャンネル部の多結晶シリコン膜
の膜厚をソース部及びドレイン部の多結晶シリコンの膜
厚より薄くして膜厚差を生じさせる点にあり、製法の発
明にあっては、ゲート電極を形成した後、ソース部、ド
レイン部及びチャンネル部用の多結晶シリコンを成長さ
せ、次いでチャンネル部の多結晶シリコン膜をエッチン
グし、再度チャンネル用多結晶シリコン膜を成長させる
点にある。
況下でなされたものであり、その特徴とするところは薄
膜トランジスタの発明にあっては、半導体部分がゲート
電極よりも基板に対して上方にあるプレーナー型薄膜ト
ランジスタであって、チャンネル部の多結晶シリコン膜
の膜厚をソース部及びドレイン部の多結晶シリコンの膜
厚より薄くして膜厚差を生じさせる点にあり、製法の発
明にあっては、ゲート電極を形成した後、ソース部、ド
レイン部及びチャンネル部用の多結晶シリコンを成長さ
せ、次いでチャンネル部の多結晶シリコン膜をエッチン
グし、再度チャンネル用多結晶シリコン膜を成長させる
点にある。
【０００７】プレーナー型薄膜トランジスタとは、ゲー
ト電極とソース／ドレイン電極が半導体部に関して同一
側にある構造のものをいう。
ト電極とソース／ドレイン電極が半導体部に関して同一
側にある構造のものをいう。
【０００８】ここで、チャンネル部の多結晶シリコンの
厚みは、１０００Å以下、好ましくは３００Å以下であ
るのは、前記したオフ電流からの規制であり、これ以上
の厚みではオフ電流の軽減効果が小さいためである。ま
た、ソース部及びドレイン部の多結晶シリコンの厚みは
絶縁膜の成長後、コンタクト電極作成時の絶縁膜エッチ
ング時に、多結晶シリコンが少々エッチングされても、
メタル配線との導通が取れなくなるという不良がなくな
る程度の厚みにする必要がある。
厚みは、１０００Å以下、好ましくは３００Å以下であ
るのは、前記したオフ電流からの規制であり、これ以上
の厚みではオフ電流の軽減効果が小さいためである。ま
た、ソース部及びドレイン部の多結晶シリコンの厚みは
絶縁膜の成長後、コンタクト電極作成時の絶縁膜エッチ
ング時に、多結晶シリコンが少々エッチングされても、
メタル配線との導通が取れなくなるという不良がなくな
る程度の厚みにする必要がある。
【０００９】薄膜トラジスタの発明では、このチャンネ
ル部と、ソース、ドレイン部との形成の方法は特に限定
せず、上記のような厚みに構成できればよい。
ル部と、ソース、ドレイン部との形成の方法は特に限定
せず、上記のような厚みに構成できればよい。
【００１０】次に製造方法の発明では、通常の方法で、
通常の厚みで（１０００Å以上）薄膜トランジスタのソ
ース、ドレイン部の多結晶シリコンを成長させる。薄膜
トランジスタのチャンネル部のみ多結晶シリコンをフォ
トエッチで除去し、新たに薄膜トランジスタチャンネル
用の、例えば１５０〜３００Åの極薄多結晶シリコンを
成長させる。その後フォトエッチングにより、薄膜トラ
ンジスタパターンを形成させると、チャンネル部は多結
晶シリコンの極薄膜で形成される。また、ソース、ドレ
インは従来の厚い多結晶シリコンを使用しているため両
者に大きな厚みの差が生じる。
通常の厚みで（１０００Å以上）薄膜トランジスタのソ
ース、ドレイン部の多結晶シリコンを成長させる。薄膜
トランジスタのチャンネル部のみ多結晶シリコンをフォ
トエッチで除去し、新たに薄膜トランジスタチャンネル
用の、例えば１５０〜３００Åの極薄多結晶シリコンを
成長させる。その後フォトエッチングにより、薄膜トラ
ンジスタパターンを形成させると、チャンネル部は多結
晶シリコンの極薄膜で形成される。また、ソース、ドレ
インは従来の厚い多結晶シリコンを使用しているため両
者に大きな厚みの差が生じる。
【００１１】チャンネル部の薄膜が薄いため、オフ電流
が非常に小さくなり、またソース、ドレイン部は厚い多
結晶シリコンを使用しているため、絶縁膜をエッチング
し、コンタクト電極を作成しても、エッチングの低選択
比により、多結晶シリコンがエッチングされ、メタル配
線と導通が取れないという不良がなくなる。
が非常に小さくなり、またソース、ドレイン部は厚い多
結晶シリコンを使用しているため、絶縁膜をエッチング
し、コンタクト電極を作成しても、エッチングの低選択
比により、多結晶シリコンがエッチングされ、メタル配
線と導通が取れないという不良がなくなる。
【００１２】
【作用】上記のトランジスタにより、オフ電流を非常に
小さくすることができ、また上記方法により薄膜トラン
ジスタチャンネル部の多結晶シリコンは、電極用コンタ
クトのエッチング条件と関係なく薄くできるので、オフ
電流が小さい薄膜トランジスタが製造可能となる。
小さくすることができ、また上記方法により薄膜トラン
ジスタチャンネル部の多結晶シリコンは、電極用コンタ
クトのエッチング条件と関係なく薄くできるので、オフ
電流が小さい薄膜トランジスタが製造可能となる。
【００１３】
【実施例】以下図面に示す実施例に基づき、本発明をよ
り詳細に説明する。図１は、本発明薄膜トランジスタの
１例を示す断面図である。基板１上にゲート２を構成
し、その上に絶縁膜３が位置している。更に、その上方
に多結晶シリコンのソース部４、ドレイン部５及びチャ
ンネル部６があり、絶縁膜７、電極用金属８が設けられ
ている。チャンネル部６が、ソース部４等と比較して非
常に薄いことがわかる。
り詳細に説明する。図１は、本発明薄膜トランジスタの
１例を示す断面図である。基板１上にゲート２を構成
し、その上に絶縁膜３が位置している。更に、その上方
に多結晶シリコンのソース部４、ドレイン部５及びチャ
ンネル部６があり、絶縁膜７、電極用金属８が設けられ
ている。チャンネル部６が、ソース部４等と比較して非
常に薄いことがわかる。
【００１４】図２（イ）乃至（ヘ）は本発明製造方法の
１実施例を説明する為の工程における装置の要部断面図
である。図２（イ）は、通常の方法で、シリコン基板上
の絶縁膜（ＳｉＯ2 ）９上に薄膜トランジスタのゲート
電極用多結晶シリコン２（厚み３５００ÅをＣＶＤ法で
形成し、更にその上からゲート絶縁膜３を熱酸化法で成
長させたところを示す。次に、薄膜トランジスタとなる
多結晶シリコン１０を成長させる。この時の厚みは３０
００Å以上である（図２（ロ））。そしてソース・ドレ
イン不純物を拡散後、チャンネル部となるべき部分を、
フォトマスクを使用してエッチングする。エッチングの
方法はどのようなものでもよく、その部分の多結晶シリ
コンを完全エッチングすればよい（図２（ハ））。この
実施例では、ドライエッチング法によるエッチングを行
った。
１実施例を説明する為の工程における装置の要部断面図
である。図２（イ）は、通常の方法で、シリコン基板上
の絶縁膜（ＳｉＯ2 ）９上に薄膜トランジスタのゲート
電極用多結晶シリコン２（厚み３５００ÅをＣＶＤ法で
形成し、更にその上からゲート絶縁膜３を熱酸化法で成
長させたところを示す。次に、薄膜トランジスタとなる
多結晶シリコン１０を成長させる。この時の厚みは３０
００Å以上である（図２（ロ））。そしてソース・ドレ
イン不純物を拡散後、チャンネル部となるべき部分を、
フォトマスクを使用してエッチングする。エッチングの
方法はどのようなものでもよく、その部分の多結晶シリ
コンを完全エッチングすればよい（図２（ハ））。この
実施例では、ドライエッチング法によるエッチングを行
った。
【００１５】次に、チャンネル用の多結晶シリコン１１
を、厚み１５０Åでウェハー全面に成長させる（図
２）。その後イオン注入によりチャネル部に必要な不純
物をドーピングする。フォトエッチングにより薄膜トラ
ンジスタのソース部、ドレイン部、チャンネル部を形成
する。そして、その上方に絶縁膜７を成長させ、次いで
電極取り出しのため、絶縁膜７をフォトエッチングする
（図２（ホ））。その時に、ソース部、ドレイン部が３
０００Å以上の厚みを有しているため、絶縁膜７のコン
タクトエッチング時にオーバーエッチングとなっても、
多結晶シリコン１０の下までエッチングするということ
はない。
を、厚み１５０Åでウェハー全面に成長させる（図
２）。その後イオン注入によりチャネル部に必要な不純
物をドーピングする。フォトエッチングにより薄膜トラ
ンジスタのソース部、ドレイン部、チャンネル部を形成
する。そして、その上方に絶縁膜７を成長させ、次いで
電極取り出しのため、絶縁膜７をフォトエッチングする
（図２（ホ））。その時に、ソース部、ドレイン部が３
０００Å以上の厚みを有しているため、絶縁膜７のコン
タクトエッチング時にオーバーエッチングとなっても、
多結晶シリコン１０の下までエッチングするということ
はない。
【００１６】最後にＡｌ、Ｗ等の金属８の電極を作成
し、薄膜トランジスタが完成する（図２（ヘ））。図３
は図２（ヘ）の平面図である。
し、薄膜トランジスタが完成する（図２（ヘ））。図３
は図２（ヘ）の平面図である。
【００１７】
【発明の効果】本発明薄膜トランジスタでは、電極コン
タクトエッチング時に導電不良等の問題がなく、且つ低
消費待機電流が非常に小さい。更に、本発明製造方法に
よれば電極コンタクトエッチング条件と無関係に薄い多
結晶シリコンにより、薄膜トランジスタのチャンネル部
が形成できる。これらにより、超低消費待機電流のＳＲ
ＡＭが製造できる。
タクトエッチング時に導電不良等の問題がなく、且つ低
消費待機電流が非常に小さい。更に、本発明製造方法に
よれば電極コンタクトエッチング条件と無関係に薄い多
結晶シリコンにより、薄膜トランジスタのチャンネル部
が形成できる。これらにより、超低消費待機電流のＳＲ
ＡＭが製造できる。
【図１】本発明薄膜トランジスタの１例を示す断面図で
ある。
ある。
【図２】本発明方法の工程の１例を示す断面図である。
【図３】図２（ヘ）に示す例の平面図である。
【図４】薄膜トランジスタを使用したＳＲＡＭの等価回
路図である。
路図である。
【図５】オフ電流とチャンネル部の厚みとの関係を示す
グラフである。
グラフである。
１ 基板 ２ デート電極用多結晶シリコン ３ ゲート絶縁膜 ４ ソース部 ５ ドレイン部 ６ チャンネル部 ７ 絶縁膜 ８ 金属 ９ 絶縁膜 １０ 多結晶シリコン １１ チャンネル用多結晶シリコン
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 9056−4Ｍ Ｈ０１Ｌ 29/78 ３１１ Ｃ
Claims (2)
- 【請求項１】 半導体部分がゲート電極よりも基板に対
して上方にあるプレーナー型薄膜トランジスタであっ
て、チャンネル部の多結晶シリコン膜の膜厚がソース部
及びドレイン部の多結晶シリコンの膜厚より薄いことを
特徴とする薄膜トランジスタ。 - 【請求項２】 ゲート電極を形成した後、ソース部、ド
レイン部及びチャンネル部用の多結晶シリコンを成長さ
せ、次いでチャンネル部の多結晶シリコン膜をエッチン
グし、再度チャンネル用多結晶シリコン膜を成長させる
ことを特徴とする薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3224335A JPH0563197A (ja) | 1991-09-04 | 1991-09-04 | 薄膜トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3224335A JPH0563197A (ja) | 1991-09-04 | 1991-09-04 | 薄膜トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0563197A true JPH0563197A (ja) | 1993-03-12 |
Family
ID=16812148
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3224335A Pending JPH0563197A (ja) | 1991-09-04 | 1991-09-04 | 薄膜トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0563197A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6251714B1 (en) | 1993-10-06 | 2001-06-26 | Micron Technology, Inc. | Method of making thin film field effect transistors |
| US6429456B1 (en) | 1997-04-23 | 2002-08-06 | Nec Corporation | Thin-film transistor elements and methods of making same |
| JP2006332474A (ja) * | 2005-05-30 | 2006-12-07 | Ricoh Co Ltd | 有機薄膜トランジスタ、それを備えた表示装置および有機薄膜トランジスタの製造方法。 |
-
1991
- 1991-09-04 JP JP3224335A patent/JPH0563197A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6376287B1 (en) | 1993-05-12 | 2002-04-23 | Micron Technology, Inc. | Method of making field effect |
| US6251714B1 (en) | 1993-10-06 | 2001-06-26 | Micron Technology, Inc. | Method of making thin film field effect transistors |
| US6429456B1 (en) | 1997-04-23 | 2002-08-06 | Nec Corporation | Thin-film transistor elements and methods of making same |
| US6566174B1 (en) | 1997-04-23 | 2003-05-20 | Nec Corporation | Thin-film transistor elements and methods of making same |
| JP2006332474A (ja) * | 2005-05-30 | 2006-12-07 | Ricoh Co Ltd | 有機薄膜トランジスタ、それを備えた表示装置および有機薄膜トランジスタの製造方法。 |
| JP4699090B2 (ja) * | 2005-05-30 | 2011-06-08 | 株式会社リコー | 有機薄膜トランジスタ、それを備えた表示装置および有機薄膜トランジスタの製造方法。 |
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