JPS63304662A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63304662A JPS63304662A JP62140689A JP14068987A JPS63304662A JP S63304662 A JPS63304662 A JP S63304662A JP 62140689 A JP62140689 A JP 62140689A JP 14068987 A JP14068987 A JP 14068987A JP S63304662 A JPS63304662 A JP S63304662A
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- semiconductor device
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Links
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Landscapes
- Semiconductor Memories (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は例えばダイナミック・ランダム・アクセス・メ
モリ （以下、ＤＲＡＭという）を構成するに使用して
好適な半導体装置の製造方法に関する。
モリ （以下、ＤＲＡＭという）を構成するに使用して
好適な半導体装置の製造方法に関する。
本発明は例えばＤＲＡＭを構成するに使用して好適な半
導体装置の製造方法であって、半導体基板上に、第１の
領域、例えば周辺領域に対応する部分の膜厚を第２の領
域、例えば中央領域に対応する部分の膜厚よりも厚くす
る絶縁層を形成した後、この絶縁層の第１の領域に対応
する部分及び第２の領域に対応する部分に夫々窓を設け
、その後、この窓を介して第１の領域及び第２の領域に
夫々単結晶半導体層を成長させることにより、メモリセ
ルアレイ部のみならず、周辺回路部をも高密度化したＤ
ＲＡＭを構成できる半導体装置を製造し、ＤＲＡＭの大
容量化を図ることができる様にしたものである。
導体装置の製造方法であって、半導体基板上に、第１の
領域、例えば周辺領域に対応する部分の膜厚を第２の領
域、例えば中央領域に対応する部分の膜厚よりも厚くす
る絶縁層を形成した後、この絶縁層の第１の領域に対応
する部分及び第２の領域に対応する部分に夫々窓を設け
、その後、この窓を介して第１の領域及び第２の領域に
夫々単結晶半導体層を成長させることにより、メモリセ
ルアレイ部のみならず、周辺回路部をも高密度化したＤ
ＲＡＭを構成できる半導体装置を製造し、ＤＲＡＭの大
容量化を図ることができる様にしたものである。
近年、ＤＲＡＭの大容量化の要請に応えるものとして、
メモリセルを構成するトランジスタをキャパシタの上に
形成する様にしたものが提案されている（特開昭６０−
７０７５８号公報参照）。
メモリセルを構成するトランジスタをキャパシタの上に
形成する様にしたものが提案されている（特開昭６０−
７０７５８号公報参照）。
斯るＤＲＡ喝こ依れば、メモリセルを構成するトランジ
スタをキャパシタと同一平面に形成する様にした従来周
知のＤＲＡ喝こ比し、メモリセル面積を格段に減少させ
ることができ、大容量のＤＲＡＭを構成できるという利
益がある。
スタをキャパシタと同一平面に形成する様にした従来周
知のＤＲＡ喝こ比し、メモリセル面積を格段に減少させ
ることができ、大容量のＤＲＡＭを構成できるという利
益がある。
しかしながら、斯るＤＲＡＭの大容量化の要請に応える
には、メモリセル面積の減少化を図るだけでは足りず、
更にセンス・アンプ、デコーダ等の周辺回路をも高密度
化する必要がある。
には、メモリセル面積の減少化を図るだけでは足りず、
更にセンス・アンプ、デコーダ等の周辺回路をも高密度
化する必要がある。
本発明は、斯る点に鑑み、メモリセルアレイ部のみなら
ず、周辺回路部をも高密度化したＤＲＡＭを構成できる
様にした半導体装置の製造方法を提供することを目的と
する。
ず、周辺回路部をも高密度化したＤＲＡＭを構成できる
様にした半導体装置の製造方法を提供することを目的と
する。
本発明に依る半導体装置の製造方法は、例えば第１図に
示す様に、半導体基板（１）上に、第１の領域、例えば
周辺領域（２Ａ）に対応する部分（３Ａ）の膜厚を第２
の領域、例えば中央領域（２Ｂ）に対応する部分（３Ｂ
）の膜厚よりも厚くする絶縁Ｎ（３）を形成した後、こ
の絶縁Ｎ（３）の第１の領域（２Ａ）に対応する部分（
３Ａ）及び第２の領域（２Ｂ）に対応する部分（３Ｂ）
に夫々窓（４Ａ）及び（４Ｂ）を設け、その後、この窓
（４Ａ）及び（４Ｂ）を介して第１の領域（２＾）及び
第２の領域（２Ｂ）に夫々単結晶半導体層（５Ａ）及び
（５Ｂ）を成長させる様にしたものである。
示す様に、半導体基板（１）上に、第１の領域、例えば
周辺領域（２Ａ）に対応する部分（３Ａ）の膜厚を第２
の領域、例えば中央領域（２Ｂ）に対応する部分（３Ｂ
）の膜厚よりも厚くする絶縁Ｎ（３）を形成した後、こ
の絶縁Ｎ（３）の第１の領域（２Ａ）に対応する部分（
３Ａ）及び第２の領域（２Ｂ）に対応する部分（３Ｂ）
に夫々窓（４Ａ）及び（４Ｂ）を設け、その後、この窓
（４Ａ）及び（４Ｂ）を介して第１の領域（２＾）及び
第２の領域（２Ｂ）に夫々単結晶半導体層（５Ａ）及び
（５Ｂ）を成長させる様にしたものである。
斯る本発明においては、絶縁層（２）は第１の領域（２
Ａ）に対応する部分（３Ａ）の膜厚が第２の領域（２Ｂ
）に対応する部分（３Ｂ）の膜厚よりも厚くなる様にさ
れているので、第１の領域（２Ａ）の部分には窓（４Ａ
）内に第１の領域の絶縁Ｎ（３Ａ）によって互いに分離
された単結晶半導体層（５Ａ）を形成できると共に第２
の領域（２Ｂ）の部分には窓（４Ｂ）上に比較的厚い単
結晶半導体層（５Ｂ）を形成できる。従って、第１の領
域（２Ａ）に周辺回路を構成するに必要な素子、例えば
ＭＯＳ ＦＥＴを構成する場合、互いに分離された単結
晶半導体層（５Ａ）の表面にＭＯＳ ＦＥＴを形成する
ことができる。この場合、第１の領域（２Ａ）に対応す
る部分の絶縁層（３Ａ）が素子分離領域となるので、素
子分離領域として選択酸化法による選択酸化膜を設けな
ければならない場合に比し、素子骨Ｎ領域の面積を小さ
くすることができると共に素子間の絶縁を良好なものと
することができる。また、この様に素子分離領域の面積
を小さくすることができるので、寄生容量が減少すると
共に、絶縁を良好なものとすることができるので、ラッ
チアンプの発生を良好に抑制することもできる。従って
本発明に依れば周辺回路素子、例えば間Ｓ ＦＥＴの高
集積化を図ることができ、周辺回路を高密度化すること
ができる。また本発明においては、第２の領域（２Ｂ）
の部分には比較的厚い単結晶半導体層（５Ｂ）を形成す
ることができるので、この第２の領域（２Ｂ）の部分に
はキャパシタ上にトランジスタを形成してなるメモリセ
ルを形成することができる。従って、本発明に依れば、
メモリセルアレイ部の高密度を図ることもできる。
Ａ）に対応する部分（３Ａ）の膜厚が第２の領域（２Ｂ
）に対応する部分（３Ｂ）の膜厚よりも厚くなる様にさ
れているので、第１の領域（２Ａ）の部分には窓（４Ａ
）内に第１の領域の絶縁Ｎ（３Ａ）によって互いに分離
された単結晶半導体層（５Ａ）を形成できると共に第２
の領域（２Ｂ）の部分には窓（４Ｂ）上に比較的厚い単
結晶半導体層（５Ｂ）を形成できる。従って、第１の領
域（２Ａ）に周辺回路を構成するに必要な素子、例えば
ＭＯＳ ＦＥＴを構成する場合、互いに分離された単結
晶半導体層（５Ａ）の表面にＭＯＳ ＦＥＴを形成する
ことができる。この場合、第１の領域（２Ａ）に対応す
る部分の絶縁層（３Ａ）が素子分離領域となるので、素
子分離領域として選択酸化法による選択酸化膜を設けな
ければならない場合に比し、素子骨Ｎ領域の面積を小さ
くすることができると共に素子間の絶縁を良好なものと
することができる。また、この様に素子分離領域の面積
を小さくすることができるので、寄生容量が減少すると
共に、絶縁を良好なものとすることができるので、ラッ
チアンプの発生を良好に抑制することもできる。従って
本発明に依れば周辺回路素子、例えば間Ｓ ＦＥＴの高
集積化を図ることができ、周辺回路を高密度化すること
ができる。また本発明においては、第２の領域（２Ｂ）
の部分には比較的厚い単結晶半導体層（５Ｂ）を形成す
ることができるので、この第２の領域（２Ｂ）の部分に
はキャパシタ上にトランジスタを形成してなるメモリセ
ルを形成することができる。従って、本発明に依れば、
メモリセルアレイ部の高密度を図ることもできる。
また本発明に依れば、例えば第４図に示す様に、第１の
領域（２＾）の窓（４八）の上面上及び絶縁層（３）の
周辺領域（２Ａ）に対応する部分（３Ａ）上に薄い単結
晶半導体層（６）を形成すると共に第２の領域（２Ｂ）
には比較的厚い単結晶半導体層（５Ｂ）を形成すること
もできる。この場合には、この薄い単結晶半導体−（６
）上に周辺回路素子、例えばＭＯＳ ＦＥＴを形成でき
るので、素子分離領域の面積及び寄生容量を更に減少さ
せることができ、更に周辺回路部の高密度化を図ること
ができる。
領域（２＾）の窓（４八）の上面上及び絶縁層（３）の
周辺領域（２Ａ）に対応する部分（３Ａ）上に薄い単結
晶半導体層（６）を形成すると共に第２の領域（２Ｂ）
には比較的厚い単結晶半導体層（５Ｂ）を形成すること
もできる。この場合には、この薄い単結晶半導体−（６
）上に周辺回路素子、例えばＭＯＳ ＦＥＴを形成でき
るので、素子分離領域の面積及び寄生容量を更に減少さ
せることができ、更に周辺回路部の高密度化を図ること
ができる。
以下、第１図を参照して本発明半導体装置の製造方法の
一実施例につき説明しよう。
一実施例につき説明しよう。
本例においては、先ず第１図Ａに示す様に単結晶のＰ型
シリコン基板（１）を用意し、この単結晶Ｐ型シリコン
基板（１）上に５ｉ０２層（７）を形成した後、第１図
Ｂに示す様に、このＳ １０２１’ｉｉ （７１の中央
領域部分を選択的にエツチングし、周辺領域部分（３Ａ
）の膜厚を中央領域部分（３Ｂ）の膜厚よりも厚くして
なるＳ ｉＱ２層（３）を形成する。
シリコン基板（１）を用意し、この単結晶Ｐ型シリコン
基板（１）上に５ｉ０２層（７）を形成した後、第１図
Ｂに示す様に、このＳ １０２１’ｉｉ （７１の中央
領域部分を選択的にエツチングし、周辺領域部分（３Ａ
）の膜厚を中央領域部分（３Ｂ）の膜厚よりも厚くして
なるＳ ｉＱ２層（３）を形成する。
次に第１図Ｃに拡大図を示す様に、周辺領域部分の５１
０２層（３Ａ）及び中央領域部分のＳ ４０２層（３Ｂ
）に夫々複数の窓（４Ａ）及び（４Ｂ）を形成する。
０２層（３Ａ）及び中央領域部分のＳ ４０２層（３Ｂ
）に夫々複数の窓（４Ａ）及び（４Ｂ）を形成する。
次に第１図りに示す様に窓（４Ａ）及び（４Ｂ）によっ
て露出させた単結晶Ｐ型シリコン基板（１）の表面を種
結晶面としてＰ型の単結晶シリコン層（５＾）及び（５
Ｂ）をエピタキシャル成長させる。この場合、周辺領域
部分のＳ ４０２層（３Ａ）の膜厚、中央領域部分のＳ
４０２層（３Ｂ）の膜厚、及び窓（４Ｂ）の間隔等を
適当な値とすることにより周辺領域（２Ａ）には周辺領
域部分の５ｉ０２層（３Ａ）によって互いに分離させ、
その上面をＳ ４０２層（３Ａ）の上面と一致させる単
結晶Ｐ型シリコン屓（５Ａ）を形成することができると
共に、また中央領域（２Ｂ）には隣同士が接触せずに適
当な間隔を保つ単結晶Ｐ型シリコン層（５Ｂ）を形成す
ることができる。
て露出させた単結晶Ｐ型シリコン基板（１）の表面を種
結晶面としてＰ型の単結晶シリコン層（５＾）及び（５
Ｂ）をエピタキシャル成長させる。この場合、周辺領域
部分のＳ ４０２層（３Ａ）の膜厚、中央領域部分のＳ
４０２層（３Ｂ）の膜厚、及び窓（４Ｂ）の間隔等を
適当な値とすることにより周辺領域（２Ａ）には周辺領
域部分の５ｉ０２層（３Ａ）によって互いに分離させ、
その上面をＳ ４０２層（３Ａ）の上面と一致させる単
結晶Ｐ型シリコン屓（５Ａ）を形成することができると
共に、また中央領域（２Ｂ）には隣同士が接触せずに適
当な間隔を保つ単結晶Ｐ型シリコン層（５Ｂ）を形成す
ることができる。
次に第２図を参照して本例の半導体装置の製造方法によ
って製造された第１図りに示す半導体装置を使用してＤ
ＲＡＭを製造する場合につき説明しよう。
って製造された第１図りに示す半導体装置を使用してＤ
ＲＡＭを製造する場合につき説明しよう。
先ずメモリセルアレイ部を構成するメモリセルは次の様
にして形成することができる。
にして形成することができる。
即ち、第２図Ａに示す様にエピタキシャル成長させた単
結晶Ｐ型シリコン層（５Ｂ）の表面にＮ型不純物を拡散
してなるＮ＋型屓（８）を形成し、続いてこのＮ＋型層
（８）の表面にＳ １０２Ｎ ｆ９１を形成する。
結晶Ｐ型シリコン層（５Ｂ）の表面にＮ型不純物を拡散
してなるＮ＋型屓（８）を形成し、続いてこのＮ＋型層
（８）の表面にＳ １０２Ｎ ｆ９１を形成する。
次に全面に多結晶シリコン層を形成した後、この多結晶
シリコン層を３１０２層（９）の上面までエッチバック
して、第２図Ｂに示す様に各単結晶Ｐ型シリコン層（５
Ｂ）の間に多結晶シリコン層（１０）を埋め込む様にす
る。
シリコン層を３１０２層（９）の上面までエッチバック
して、第２図Ｂに示す様に各単結晶Ｐ型シリコン層（５
Ｂ）の間に多結晶シリコン層（１０）を埋め込む様にす
る。
次に第２図Ｃに示す様に、全面にＳ ｉ３Ｎ ４眉（１
１）とフォトレジスト層（１２）とを順次形成した後、
フォトレジスト層（１２）をパターニングして一部のフ
ォトレジスト層（１２Ａ ）をマスクパターンとして残
し、このフォトレジスト１５（１２Ａ）をマスクとして
上方から下方にかけて一方向にエツチングを行い、５ｉ
Ｊ４層（１１） 、５ｉ（ｂ層（９）、Ｎ＋型層（８）
、単結晶Ｐ型シリコン層（５Ｂ）及び多結晶シリコン層
（１０）を部分的に除去する。
１）とフォトレジスト層（１２）とを順次形成した後、
フォトレジスト層（１２）をパターニングして一部のフ
ォトレジスト層（１２Ａ ）をマスクパターンとして残
し、このフォトレジスト１５（１２Ａ）をマスクとして
上方から下方にかけて一方向にエツチングを行い、５ｉ
Ｊ４層（１１） 、５ｉ（ｂ層（９）、Ｎ＋型層（８）
、単結晶Ｐ型シリコン層（５Ｂ）及び多結晶シリコン層
（１０）を部分的に除去する。
次に第２図りに示す様にフォトレジスト層（１２Ａ）を
除去してから、熱酸化を行いＳｉＯ２層（１３）を形成
する。
除去してから、熱酸化を行いＳｉＯ２層（１３）を形成
する。
次に第２図Ｅに示す様に全面に多結晶シリコン層（１４
）を形成した後、第２図Ｆに示す様に、この多結晶シリ
コン１ｉ（１４）に反応性イオンエツチングを施し、突
起部の側壁にサイドウオール状の多結晶シリコン層（１
４Ａ ）を形成する。
）を形成した後、第２図Ｆに示す様に、この多結晶シリ
コン１ｉ（１４）に反応性イオンエツチングを施し、突
起部の側壁にサイドウオール状の多結晶シリコン層（１
４Ａ ）を形成する。
次に第２図Ｇに示す様に多結晶シリコン層（１４Ａ ）
の表面に５ｉＣｂ層（１５）を形成した後、Ｓｉ３Ｎ＋
層（１１）を除去し、続いて突起部上面の５１０２層（
９）に窓を開けてビットライン（１６）を配線する。
の表面に５ｉＣｂ層（１５）を形成した後、Ｓｉ３Ｎ＋
層（１１）を除去し、続いて突起部上面の５１０２層（
９）に窓を開けてビットライン（１６）を配線する。
本例においては、この様にしてキャパシタ上にトランジ
スタを配してなるメモリセルを構成することができる。
スタを配してなるメモリセルを構成することができる。
従って、本例に依れば、メモリセルアレイ部の高密度化
を図ることができる。
を図ることができる。
また周辺回路は例えば第３図にその一部を示す様に構成
することができる。この第３図例は周辺回路素子として
ｃＭＯ５ＦＥＴを形成した場合を示し、この例では隣接
する単結晶Ｐ型シリコン層（５Ａ）及び（５＾）に夫々
ｃＭＯ３ＦＥＴを構成するｎＭＯ３ＦＥＴ（１７）及び
ｐＭＯ５ＦＥＴ （１８）を形成したものである。
することができる。この第３図例は周辺回路素子として
ｃＭＯ５ＦＥＴを形成した場合を示し、この例では隣接
する単結晶Ｐ型シリコン層（５Ａ）及び（５＾）に夫々
ｃＭＯ３ＦＥＴを構成するｎＭＯ３ＦＥＴ（１７）及び
ｐＭＯ５ＦＥＴ （１８）を形成したものである。
ここに（１７Ｇ ＞ 、 （１７０）及び（１７Ｓ
）は夫々ｎＭＯ３ＦＥＴ （１７）のゲート電極、トレ
イン領域及びソース領域を示し、ゲート電極（１７Ｇ
）は多結晶シリコン層により構成し、またドレイン領域
（１７０）及びソース領域（１７Ｓ）は単結晶Ｐ型シリ
コン屓（５Ａ）に夫々Ｎ＋型領域を形成することによっ
て構成する。また（１８Ｇ ） 、 （１８０）及び
（１８Ｓ）は夫々ｐＭＯ３ＦＥＴ （１８）のゲート電
極、ドレイン領域及びソース領域を示し、ゲート電極（
１８Ｇ ）は多結晶シリコン層により構成し、またトレ
イン領域（１８０）及びソース領域（１８Ｓ）は単結晶
Ｐ型シリコン層（５Ａ）に形成したＮ−ウェル（１９）
の表面にＰ＋型領域を形成することによって構成する。
）は夫々ｎＭＯ３ＦＥＴ （１７）のゲート電極、トレ
イン領域及びソース領域を示し、ゲート電極（１７Ｇ
）は多結晶シリコン層により構成し、またドレイン領域
（１７０）及びソース領域（１７Ｓ）は単結晶Ｐ型シリ
コン屓（５Ａ）に夫々Ｎ＋型領域を形成することによっ
て構成する。また（１８Ｇ ） 、 （１８０）及び
（１８Ｓ）は夫々ｐＭＯ３ＦＥＴ （１８）のゲート電
極、ドレイン領域及びソース領域を示し、ゲート電極（
１８Ｇ ）は多結晶シリコン層により構成し、またトレ
イン領域（１８０）及びソース領域（１８Ｓ）は単結晶
Ｐ型シリコン層（５Ａ）に形成したＮ−ウェル（１９）
の表面にＰ＋型領域を形成することによって構成する。
また（２０）は５ｉ０２からなる絶縁層、（２１） 。
（２２）及び（２３）は夫々アルミニウムからなる配線
層である。
層である。
この様に本例においては、隣接する単結晶Ｐ型ンリコン
層（５Ａ）及び（５Ａ）の夫々にｃＭＯ３トＩＥＴを構
成するｎＭＯ３ＦＥＴ （１７）及び９ＭＯ３ＦＥＴ
（１８）を形成することができ、この場合、ｎＭＯ３Ｆ
ＥＴ （１７）とｐＭＯｓ ＦＥＴ （１Ｂ）との素子
分離はＳ ４０２層（３Ａ）によって行われるので、素
子分離領域として選択酸化法による選択酸化膜を形成す
る場合に比し、素子分離領域の面積を小さくすることが
できると共に絶縁を良好なものとすることができる。ま
た、この様に素子分離領域の面積を小さくすることがで
きるので、寄生容量を減少させることができると共に絶
縁を良好なものとすることができるので、ランチアップ
の発生を良好に抑制することができる。従って、本例に
依れば、周辺回路素子たるｃＭＯ３ＦＥＴの高集積化を
図ることができ、周辺回路を高密度化することができる
。
層（５Ａ）及び（５Ａ）の夫々にｃＭＯ３トＩＥＴを構
成するｎＭＯ３ＦＥＴ （１７）及び９ＭＯ３ＦＥＴ
（１８）を形成することができ、この場合、ｎＭＯ３Ｆ
ＥＴ （１７）とｐＭＯｓ ＦＥＴ （１Ｂ）との素子
分離はＳ ４０２層（３Ａ）によって行われるので、素
子分離領域として選択酸化法による選択酸化膜を形成す
る場合に比し、素子分離領域の面積を小さくすることが
できると共に絶縁を良好なものとすることができる。ま
た、この様に素子分離領域の面積を小さくすることがで
きるので、寄生容量を減少させることができると共に絶
縁を良好なものとすることができるので、ランチアップ
の発生を良好に抑制することができる。従って、本例に
依れば、周辺回路素子たるｃＭＯ３ＦＥＴの高集積化を
図ることができ、周辺回路を高密度化することができる
。
この様に本例の半導体装置の製造方法により製造される
半導体装置を使用してＤＲＡＭを構成するときは、メモ
リセルを構成するトランジスタをキャパシタ上に形成で
きるので、メモリセルアレイ部の高密度化を図ることが
できるのみならず、周辺回路部の素子分離領域の面積を
小さくすると共に絶縁を良好なものとすることができる
ので、周辺回路部の高密度化をも図ることができる。
半導体装置を使用してＤＲＡＭを構成するときは、メモ
リセルを構成するトランジスタをキャパシタ上に形成で
きるので、メモリセルアレイ部の高密度化を図ることが
できるのみならず、周辺回路部の素子分離領域の面積を
小さくすると共に絶縁を良好なものとすることができる
ので、周辺回路部の高密度化をも図ることができる。
従って、本例の半導体装置の製造方法により製造される
半導体装置を使用してＤＩＩＡＭを構成するときは、Ｄ
ＲＡＭの大容量化を図ることができるという利益がある
。
半導体装置を使用してＤＩＩＡＭを構成するときは、Ｄ
ＲＡＭの大容量化を図ることができるという利益がある
。
また上述実施例においては、周辺領域（２Ａ）の窓（４
Ａ）内に周辺領域部分のＳ ４０２層（３Ａ）の上面と
その上面が一致する単結晶Ｐ型シリコン層（５Ａ）を形
成した場合につき述べたが、この代わりに、第４図に示
す様に、周辺領域（２Ａ）の窓（４Ａ）の上面上及びＳ
４０２層（３Ａ）上に更に単結晶Ｐ型シリコン層（６
）を薄く成長させる様にしても良い。この場合にも、Ｓ
ｉＯ２層（３）の周辺領域部分（３Ａ）の膜厚、中央領
域部分（３Ｂ）の膜厚、窓（４Ａ）間の間隔、及び窓（
４Ｂ）間の間隔等を適当な値とすることによって中央領
域（２Ｂ）には隣同士が接触せずに適当な間隔を保つ単
結晶Ｐ型シリコン！（５Ｂ）を形成することかできる。
Ａ）内に周辺領域部分のＳ ４０２層（３Ａ）の上面と
その上面が一致する単結晶Ｐ型シリコン層（５Ａ）を形
成した場合につき述べたが、この代わりに、第４図に示
す様に、周辺領域（２Ａ）の窓（４Ａ）の上面上及びＳ
４０２層（３Ａ）上に更に単結晶Ｐ型シリコン層（６
）を薄く成長させる様にしても良い。この場合にも、Ｓ
ｉＯ２層（３）の周辺領域部分（３Ａ）の膜厚、中央領
域部分（３Ｂ）の膜厚、窓（４Ａ）間の間隔、及び窓（
４Ｂ）間の間隔等を適当な値とすることによって中央領
域（２Ｂ）には隣同士が接触せずに適当な間隔を保つ単
結晶Ｐ型シリコン！（５Ｂ）を形成することかできる。
この様に構成された半導体装置を使用してＤＲＡＭを構
成する場合は、メモリセルについては、第２図に示した
と同様に形成することができ、また周辺回路素子をなす
ｃＭＯ３ＦＥＴについては、第５図に示す様に形成する
ことができる。ここに（２５Ｇ）。
成する場合は、メモリセルについては、第２図に示した
と同様に形成することができ、また周辺回路素子をなす
ｃＭＯ３ＦＥＴについては、第５図に示す様に形成する
ことができる。ここに（２５Ｇ）。
（２５Ｄ ）及び（２５Ｓ ）は夫々ｃＭＯ３ＦＥＴを
構成するｎＭＯ３ＦＥＴ （２５）のゲート電極、ドレ
イン領域及びソース領域を示し、ドレイン領域（２５Ｄ
）及びソース領域（２５Ｓ ）はＳ ４０２層（３Ａ）
上の単結晶Ｐ型シリコン層（６）にＮ＋型領領域形成す
ることによって構成する。また（２６Ｇ ） 、 （
２６Ｄ ）及び（２６Ｓ ）は夫々ｃＭＯ３ＦＥＴを構
成するｐｒｏｓ ＦＥＴ （２６）のゲート電極、ドレ
イン領域及びソース領域を示し、ドレイン領域（２６Ｄ
）及びソース領域（２６Ｓ ）は夫々Ｓ ４０２層（
３Ａ）上の単結晶Ｐ型シリコン層（６）にＰ＋型領域を
形成することによって構成する。この場合、９ＭＯ３Ｆ
ＥＴ （２６）の下方の単結晶Ｐ型シリコン層（５Ａ）
にＮ型不純物をイオン注入してＮ型領域（２７）形成し
、このＮ型領域（２７）の表面部分を９ＭＯ５ＦＥＴ
（２６）のチャンネル領域となす様にする。
構成するｎＭＯ３ＦＥＴ （２５）のゲート電極、ドレ
イン領域及びソース領域を示し、ドレイン領域（２５Ｄ
）及びソース領域（２５Ｓ ）はＳ ４０２層（３Ａ）
上の単結晶Ｐ型シリコン層（６）にＮ＋型領領域形成す
ることによって構成する。また（２６Ｇ ） 、 （
２６Ｄ ）及び（２６Ｓ ）は夫々ｃＭＯ３ＦＥＴを構
成するｐｒｏｓ ＦＥＴ （２６）のゲート電極、ドレ
イン領域及びソース領域を示し、ドレイン領域（２６Ｄ
）及びソース領域（２６Ｓ ）は夫々Ｓ ４０２層（
３Ａ）上の単結晶Ｐ型シリコン層（６）にＰ＋型領域を
形成することによって構成する。この場合、９ＭＯ３Ｆ
ＥＴ （２６）の下方の単結晶Ｐ型シリコン層（５Ａ）
にＮ型不純物をイオン注入してＮ型領域（２７）形成し
、このＮ型領域（２７）の表面部分を９ＭＯ５ＦＥＴ
（２６）のチャンネル領域となす様にする。
また（２８）はＳ ｉＯ２層からなる絶縁層、（３０）
。
。
（３１）及び（３２）はアルミニウムからなる配線層で
ある。
ある。
この例に依る場合は、窓（４Ａ）の上面上及び５ｉ０２
層（３Ａ）上に成長させた薄い単結晶Ｐ型シリコン層（
６）上に周辺回路素子、例えばｃＭＯ５ＦＥＴを形成で
きるので、第３図例の場合に比し、素子分離領域の面積
を減少させることができ、第３図例よりも高密度化した
周辺回路を形成することができる。
層（３Ａ）上に成長させた薄い単結晶Ｐ型シリコン層（
６）上に周辺回路素子、例えばｃＭＯ５ＦＥＴを形成で
きるので、第３図例の場合に比し、素子分離領域の面積
を減少させることができ、第３図例よりも高密度化した
周辺回路を形成することができる。
また第６図に示す様に周辺領域（２Ａ）における窓（５
Ａ）の数を減らし、単結晶Ｐ型シリコンＮ（６）を横方
向に広く成長させ、第７図に示す様に、この単結晶Ｐ型
シリコン層（６）上に周辺回路素子をなすｃＭＯ３ＦＥ
Ｔを形成することもできる。
Ａ）の数を減らし、単結晶Ｐ型シリコンＮ（６）を横方
向に広く成長させ、第７図に示す様に、この単結晶Ｐ型
シリコン層（６）上に周辺回路素子をなすｃＭＯ３ＦＥ
Ｔを形成することもできる。
また上述実施例においては、中央領域（２Ｂ）に隣同士
が接触せずに適当な間隔を保つ単結晶Ｐ型シリコン層（
５Ｂ）を形成する様にした場合につき述べたが、この代
わりに、中央領域（２Ｂ）全面に単結晶Ｐ型シリコン層
を形成し、その後、この単結晶Ｐ型シリコン層にトレン
チを形成し、キャバシタ上にトランジスタを形成してな
るメモリセルを形成する様にしても良い。
が接触せずに適当な間隔を保つ単結晶Ｐ型シリコン層（
５Ｂ）を形成する様にした場合につき述べたが、この代
わりに、中央領域（２Ｂ）全面に単結晶Ｐ型シリコン層
を形成し、その後、この単結晶Ｐ型シリコン層にトレン
チを形成し、キャバシタ上にトランジスタを形成してな
るメモリセルを形成する様にしても良い。
また本発明は上述実施例に限らず、本発明の要旨を逸脱
することなく、その他種々の構成が取り得ることは勿論
である。
することなく、その他種々の構成が取り得ることは勿論
である。
本発明に依れば、メモリセルアレイ部のみならず、周辺
回路部をも高密度化したＤＲＡＭを構成できる半導体装
置を製造できるので、ＤＲＡＭの大容量化を図ることが
できるという利益がある。
回路部をも高密度化したＤＲＡＭを構成できる半導体装
置を製造できるので、ＤＲＡＭの大容量化を図ることが
できるという利益がある。
第１図は夫々本発明半導体装置の製造方法の一例を示す
線図、第２図は夫々メモリセルの製造工程例を示す線図
、第３図は周辺回路の一例の一部を示す断面図、第４図
は本発明半導体装置の製造方法の他の例の説明に供する
線図、第５図は周辺回路の他の例の一部を示す断面図、
第６図は本発明半導体装置の製造方法の更に他の例の説
明に供する線図、第７図は周辺回路の更に他の例の一部
を示す断面図である。 （１）は単結晶Ｐ型シリコン基板、（２Ａ）は周辺領域
、（２Ｂ）は中央領域、（３）は５ｉ０２層、（４Ａ）
及び（４Ｂ）は夫々窓、（５Ａ）及び（５Ｂ）は夫々単
結晶Ｐ型シリコン層である。
線図、第２図は夫々メモリセルの製造工程例を示す線図
、第３図は周辺回路の一例の一部を示す断面図、第４図
は本発明半導体装置の製造方法の他の例の説明に供する
線図、第５図は周辺回路の他の例の一部を示す断面図、
第６図は本発明半導体装置の製造方法の更に他の例の説
明に供する線図、第７図は周辺回路の更に他の例の一部
を示す断面図である。 （１）は単結晶Ｐ型シリコン基板、（２Ａ）は周辺領域
、（２Ｂ）は中央領域、（３）は５ｉ０２層、（４Ａ）
及び（４Ｂ）は夫々窓、（５Ａ）及び（５Ｂ）は夫々単
結晶Ｐ型シリコン層である。
Claims (1)
- 半導体基板上に、第１の領域に対応する部分の膜厚を
第２の領域に対応する部分の膜厚よりも厚くする絶縁層
を形成した後、該絶縁層の上記第１の領域に対応する部
分及び上記第２の領域に対応する部分に夫々窓を設け、
その後、該窓を介して上記第１の領域及び上記第２の領
域に夫々単結晶半導体層を成長させる様にしたことを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62140689A JPS63304662A (ja) | 1987-06-04 | 1987-06-04 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62140689A JPS63304662A (ja) | 1987-06-04 | 1987-06-04 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63304662A true JPS63304662A (ja) | 1988-12-12 |
Family
ID=15274466
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62140689A Pending JPS63304662A (ja) | 1987-06-04 | 1987-06-04 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63304662A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06283682A (ja) * | 1990-12-17 | 1994-10-07 | Tadamichi Masamoto | ランダム・アクセス・メモリ。 |
| JP2003133437A (ja) * | 2001-10-24 | 2003-05-09 | Hitachi Ltd | 半導体装置の製造方法および半導体装置 |
-
1987
- 1987-06-04 JP JP62140689A patent/JPS63304662A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06283682A (ja) * | 1990-12-17 | 1994-10-07 | Tadamichi Masamoto | ランダム・アクセス・メモリ。 |
| JP2003133437A (ja) * | 2001-10-24 | 2003-05-09 | Hitachi Ltd | 半導体装置の製造方法および半導体装置 |
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