JPS63169759A - 半導体メモリ装置及びその製造方法 - Google Patents
半導体メモリ装置及びその製造方法Info
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- JPS63169759A JPS63169759A JP62002138A JP213887A JPS63169759A JP S63169759 A JPS63169759 A JP S63169759A JP 62002138 A JP62002138 A JP 62002138A JP 213887 A JP213887 A JP 213887A JP S63169759 A JPS63169759 A JP S63169759A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
- H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical
Landscapes
- Element Separation (AREA)
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体メモリ装置の構造及びその製造方法に関
するもので、特にトレンチ柱状構造のＤＲＡＭセルの高
集積化を可能にするものである。
するもので、特にトレンチ柱状構造のＤＲＡＭセルの高
集積化を可能にするものである。
本発明は、半導体基板に形成された柱状突起部の側壁に
、ＭＯＳ ｌ−ランジスタと容量から成るメモリセルが
形成された半導体メモリ装置において、半導体基板上に
ＳｉＮｘ層の様な耐酸化マスク層とＳｉＯ，層の様なエ
ツチングマスク層を選択的に形成し、異方性エツチング
等により柱状突起部を形成し、その柱状突起部を耐酸化
マスク層により覆い、異方性エツチングにより柱状突起
部底部の耐酸化マスクを除去し、柱状突起部の側壁に容
量とトランジスタを形成して、柱状突起部底部にＳｉＯ
，等の絶縁層からなる素子分離領域を設けることによっ
て、キャパシタ間のバンチスルーやα線によるソフトエ
ラーの発生を防止してセルの高集積化を可能にしたもの
である。
、ＭＯＳ ｌ−ランジスタと容量から成るメモリセルが
形成された半導体メモリ装置において、半導体基板上に
ＳｉＮｘ層の様な耐酸化マスク層とＳｉＯ，層の様なエ
ツチングマスク層を選択的に形成し、異方性エツチング
等により柱状突起部を形成し、その柱状突起部を耐酸化
マスク層により覆い、異方性エツチングにより柱状突起
部底部の耐酸化マスクを除去し、柱状突起部の側壁に容
量とトランジスタを形成して、柱状突起部底部にＳｉＯ
，等の絶縁層からなる素子分離領域を設けることによっ
て、キャパシタ間のバンチスルーやα線によるソフトエ
ラーの発生を防止してセルの高集積化を可能にしたもの
である。
従来から、絶縁ゲート型電界効果トランジスタと情報記
憶部であるキャパシタを備えた半導体メモリ一層の集積
化を向上させる種々の素子構造が考えられているが、ト
レンチ柱状構造を基板内に形成してトレンチ間にキャパ
シタを設けて集積度を向上させたＤＲＡＭセルが提案さ
れている。
憶部であるキャパシタを備えた半導体メモリ一層の集積
化を向上させる種々の素子構造が考えられているが、ト
レンチ柱状構造を基板内に形成してトレンチ間にキャパ
シタを設けて集積度を向上させたＤＲＡＭセルが提案さ
れている。
本発明者による特願昭６１−８１２７０号では、半導体
基板上にＲＩＥ等によって複数の島状の柱状突起部を形
成し、その柱状突起部の側壁に第１多結晶Ｓｉ層と第２
多結晶Ｓｔ層によりキャパシタ電極とゲート電極を上下
に絶縁した状態で形成し、各セルのゲート電極を第２多
結晶５ｉＪｉにより接続し、各柱状突起部頂部に形成さ
れたソース／ドレイン部をビットラインで接続したトレ
ンチ柱状構造のＤＲＡＭが開示された。
基板上にＲＩＥ等によって複数の島状の柱状突起部を形
成し、その柱状突起部の側壁に第１多結晶Ｓｉ層と第２
多結晶Ｓｔ層によりキャパシタ電極とゲート電極を上下
に絶縁した状態で形成し、各セルのゲート電極を第２多
結晶５ｉＪｉにより接続し、各柱状突起部頂部に形成さ
れたソース／ドレイン部をビットラインで接続したトレ
ンチ柱状構造のＤＲＡＭが開示された。
従来のトレンチ柱状構造のＤＲＡＭに於いては、セル同
士の分離はチャンネルストッパと言う拡散領域により行
われていた。この拡散領域の不純物濃度を高くすること
によって空乏層の拡がりが抑えられ、セル間のパンチス
ルーが防止されることになる。
士の分離はチャンネルストッパと言う拡散領域により行
われていた。この拡散領域の不純物濃度を高くすること
によって空乏層の拡がりが抑えられ、セル間のパンチス
ルーが防止されることになる。
しかしながら、チャンネルスト・７パの不純物濃度を高
くすると、キャパシタの反転層とチャンネルストッパと
の間でブレークダウンが発生しやすくなるので、その不
純物濃度はあまり高くする事が出来なかった。
くすると、キャパシタの反転層とチャンネルストッパと
の間でブレークダウンが発生しやすくなるので、その不
純物濃度はあまり高くする事が出来なかった。
従って、従来のトレンチ柱状構造のＤＲＡＭに於いて集
積化を進める場合、バンチスルーの発生を防止するため
にチャンネルストッパの不純物濃度を高くするとブレー
クダウンが発生してしまい、又逆に不純物濃度を下げて
ブレークダウンの発生を防止しようとするとバンチスル
ーが発生してしまうと言うように、これらの現象を同時
に防止することは困難であった。
積化を進める場合、バンチスルーの発生を防止するため
にチャンネルストッパの不純物濃度を高くするとブレー
クダウンが発生してしまい、又逆に不純物濃度を下げて
ブレークダウンの発生を防止しようとするとバンチスル
ーが発生してしまうと言うように、これらの現象を同時
に防止することは困難であった。
また、従来のトレンチ柱状構造のＤＲＡＭでは、トラン
ジスタの形成される柱状突起部が基板とその上面と同一
の断面積で接続されているので、α線により基板内で発
生したキャリアーはそのまま柱状突起部に侵入してしま
い、ソフトエラーが多く発生していた。
ジスタの形成される柱状突起部が基板とその上面と同一
の断面積で接続されているので、α線により基板内で発
生したキャリアーはそのまま柱状突起部に侵入してしま
い、ソフトエラーが多く発生していた。
本発明は、半導体基板に形成された柱状突起部の側壁に
、ＭＯＳ ）ランジスタと容量から成るメモリセルが形
成された半導体メモリ装置において、半導体基板上にＳ
ｉＮｘ＠の様な耐酸化マスク層とＳｉＯ□層の様なエツ
チングマスク層を選択的に形成し、異方性エツチング等
により柱状突起部を形成し、その柱状突起部を耐酸化マ
スク層により覆い、異方性エツチングにより柱状突起部
底部の耐酸化マスクを除去し、柱状突起部の側壁に容量
とトランジスタを形成して、柱状突起部底部に５４０．
等の絶縁層からなる素子分離領域を設けることによって
、上記問題点を解決した。
、ＭＯＳ ）ランジスタと容量から成るメモリセルが形
成された半導体メモリ装置において、半導体基板上にＳ
ｉＮｘ＠の様な耐酸化マスク層とＳｉＯ□層の様なエツ
チングマスク層を選択的に形成し、異方性エツチング等
により柱状突起部を形成し、その柱状突起部を耐酸化マ
スク層により覆い、異方性エツチングにより柱状突起部
底部の耐酸化マスクを除去し、柱状突起部の側壁に容量
とトランジスタを形成して、柱状突起部底部に５４０．
等の絶縁層からなる素子分離領域を設けることによって
、上記問題点を解決した。
第１図１に示されるように、本発明の半導体メモリ装置
には選択酸化法で形成された分厚い５１０２層９がキャ
パシタとチャンネルストッパ８の間に設けられている。
には選択酸化法で形成された分厚い５１０２層９がキャ
パシタとチャンネルストッパ８の間に設けられている。
この分厚い５４０２層９の存在によって、チャンネルス
トッパ８とキャパシタの反転層とのバスが長くなるので
、両者の間のブレークダウンの発生が防止される。
トッパ８とキャパシタの反転層とのバスが長くなるので
、両者の間のブレークダウンの発生が防止される。
また、この分厚いＳｉＯ□層９の存在によって、隣同士
のセルのバスが長くなるので、空乏層が拡がってパンチ
スルーが発生する事もなくなる。
のセルのバスが長くなるので、空乏層が拡がってパンチ
スルーが発生する事もなくなる。
従って、チャンネルストッパ８の不純物濃度を従来のも
の程高くする必要がなくなる。この事は前述のブレーク
ダウン発生の防止の観点からも好ましい事である。
の程高くする必要がなくなる。この事は前述のブレーク
ダウン発生の防止の観点からも好ましい事である。
さらに、各柱状突起部１ａ、１ｂ、１ｃの底部は両側か
ら選択酸化されたＳｉＯ２層９により狭められているの
で、Ｓｉ基板１でα線により発生したキャリアは柱状突
起部に侵入しにくくなり、α線によるソフトエラーの発
生が防止できる。
ら選択酸化されたＳｉＯ２層９により狭められているの
で、Ｓｉ基板１でα線により発生したキャリアは柱状突
起部に侵入しにくくなり、α線によるソフトエラーの発
生が防止できる。
第１図Ａ−Ｉに基づいて、本発明の半導体メモリ装置の
製造方法をその工程毎に説明する。
製造方法をその工程毎に説明する。
ＡＰ型Ｓ１基Ｆｉ１上に、５００人のバンド酸化膜２．
５００人の５ｉＪ４層３及び９００人のＳｉＯ□Ｎ４を
順次ＣＶＤ法により形成する。ＳｉＯ□層４の上にフォ
トレジスト層５を塗布して、バターニングを行ってトレ
ンチ用の窓を開ける。
５００人の５ｉＪ４層３及び９００人のＳｉＯ□Ｎ４を
順次ＣＶＤ法により形成する。ＳｉＯ□層４の上にフォ
トレジスト層５を塗布して、バターニングを行ってトレ
ンチ用の窓を開ける。
Ｂ フォトレジスト層５のマスクを用いてＲＩＥ法によ
り５ｉＯｚｌｉｉ ４．５ｉＪ４層３及びＳｉＯ□Ｎ２
をエツチングする。
り５ｉＯｚｌｉｉ ４．５ｉＪ４層３及びＳｉＯ□Ｎ２
をエツチングする。
ＣＢの工程でバターニングされた３層の膜をマスクにし
て、ＲＩＢ法により深さ４庫までＳｉ基板１をエツチン
グして、柱状突起部１ａ、 ｌｂ、１ｃを形成する。
て、ＲＩＢ法により深さ４庫までＳｉ基板１をエツチン
グして、柱状突起部１ａ、 ｌｂ、１ｃを形成する。
Ｄ 露出したＳｉ基板１の表面にパッド酸化膜７を形成
した後、５００人の５ｉｓＮ４７ｉｆ６を成長させる。
した後、５００人の５ｉｓＮ４７ｉｆ６を成長させる。
Ｅ ＲＩＥ法により、柱状突起部１ａ、１ｂ、１ｃの
上部と底部のＳｉ、Ｎ、ｉｉ６を除去して、その側壁部
にＳｉ３Ｎ、層６を残す。
上部と底部のＳｉ、Ｎ、ｉｉ６を除去して、その側壁部
にＳｉ３Ｎ、層６を残す。
Ｆ ＢＦ！’をイオン注入して、柱状突起部の底部に
チャンネルストッパ８を形成する。
チャンネルストッパ８を形成する。
Ｇ イオン注入後のアニーリングを行った後、５ｉｚＮ
ａ層６をマスクとして、熱酸化を行い酸化膜９を選択的
に成長させる。
ａ層６をマスクとして、熱酸化を行い酸化膜９を選択的
に成長させる。
Ｈ熱燐酸によってＳｉ３Ｎ、層６を除去した後、フッ酸
によりバッド酸化膜７及び柱状突起部上部の酸化膜２も
除去する。
によりバッド酸化膜７及び柱状突起部上部の酸化膜２も
除去する。
■ 露出したＳｉ基板１の表面を熱酸化してＳｉｎ２層
を形成した後、第１多結晶Ｓｉ層１０を形成しこれをセ
ルプレートとする。この第１多結晶Ｓｔ層１０をエッチ
バックしてその表面にＳｔｏ、層１１を形成し、その上
に第２多結晶５ｉＪｉｉ１２を成長させて、これをゲー
ト電極とする。その上に眉間ＳＯＧ膜１３を形成した後
、これに窓開けを行ってイオン注入によりソース／ドレ
イン領域１５となるＮ＋１ｉｉを形成する。／Ｕ−Ｓｔ
により柱上突起部１ａ、 ｌｂ、 ｌｃの上部のＮ゛層
１５とコンタクトを取ったビットライン１４を形成する
。
を形成した後、第１多結晶Ｓｉ層１０を形成しこれをセ
ルプレートとする。この第１多結晶Ｓｔ層１０をエッチ
バックしてその表面にＳｔｏ、層１１を形成し、その上
に第２多結晶５ｉＪｉｉ１２を成長させて、これをゲー
ト電極とする。その上に眉間ＳＯＧ膜１３を形成した後
、これに窓開けを行ってイオン注入によりソース／ドレ
イン領域１５となるＮ＋１ｉｉを形成する。／Ｕ−Ｓｔ
により柱上突起部１ａ、 ｌｂ、 ｌｃの上部のＮ゛層
１５とコンタクトを取ったビットライン１４を形成する
。
この後シンタリングを行って本発明の半導体メモリ装置
を完成させる。
を完成させる。
この様にして製造された本発明の半導体メモリ装置は、
各キャパシタの底部に分厚い酸化膜９を有している。こ
の酸化膜９は、工程Ｇでの熱酸化によって形成される。
各キャパシタの底部に分厚い酸化膜９を有している。こ
の酸化膜９は、工程Ｇでの熱酸化によって形成される。
第１図ｒでは、各ＳｉＯ２層９は分離していて、各柱状
突起部１ａ、１ｂ、１ｃは基板１と繋がっているが、さ
らに熱酸化を進めてＳｔａｇ層９を一体化させて、各柱
状突起部１ａ、１ｂ、１ｃを各々独立させても良い。
突起部１ａ、１ｂ、１ｃは基板１と繋がっているが、さ
らに熱酸化を進めてＳｔａｇ層９を一体化させて、各柱
状突起部１ａ、１ｂ、１ｃを各々独立させても良い。
本発明の半導体メモリ装置は、各キャパシタの底部に分
厚い酸化膜９を有しているので、隣同士のキャパシタ間
のパンチスルーが起きにくくなっている。その為、チャ
ンネルストッパ８を形成するアクセプタ濃度を従来の様
に高くする必要がなくなり、そのアクセプタ濃度を低く
することによって、チャンネルストッパとキャパシタの
反転層との間のブレークダウンを発生しにくくすること
ができる。この様にして本発明によれば、パンチスルー
とブレークダウンの発生を同時に防止することができる
。
厚い酸化膜９を有しているので、隣同士のキャパシタ間
のパンチスルーが起きにくくなっている。その為、チャ
ンネルストッパ８を形成するアクセプタ濃度を従来の様
に高くする必要がなくなり、そのアクセプタ濃度を低く
することによって、チャンネルストッパとキャパシタの
反転層との間のブレークダウンを発生しにくくすること
ができる。この様にして本発明によれば、パンチスルー
とブレークダウンの発生を同時に防止することができる
。
一方、第１図Ｉに示される様に、各柱状突起部の底部は
両側からＳｉＯ□層９により狭められているので、α線
照射により基板で発生したキャリアがトランジスタ部へ
侵入するのは困難である。従って本発明の半導体メモリ
装置は、α線によるソフトエラーの発生を極めて小さく
抑えることができる。
両側からＳｉＯ□層９により狭められているので、α線
照射により基板で発生したキャリアがトランジスタ部へ
侵入するのは困難である。従って本発明の半導体メモリ
装置は、α線によるソフトエラーの発生を極めて小さく
抑えることができる。
第１図Ａ−１は本発明のメモリ装置の製造工程を各工程
毎に示し、た図である。 １・・・Ｐ−５ｉ基板 ２．４．７．９．１１・・・Ｓｉｎ、層ｌａ、 ｌｂ、
Ｉｃ・・・柱状突起部３．６・・・Ｓｉ３Ｎ４層 ５・・・フォトレジスト層 ８・・・チャンネルストッパ １０．１２・・・多結晶Ｓｉ層 １３・・・ＳＯＧ膜 １４・・・ビットライン
毎に示し、た図である。 １・・・Ｐ−５ｉ基板 ２．４．７．９．１１・・・Ｓｉｎ、層ｌａ、 ｌｂ、
Ｉｃ・・・柱状突起部３．６・・・Ｓｉ３Ｎ４層 ５・・・フォトレジスト層 ８・・・チャンネルストッパ １０．１２・・・多結晶Ｓｉ層 １３・・・ＳＯＧ膜 １４・・・ビットライン
Claims (1)
- 【特許請求の範囲】 １、半導体基板に形成された柱状突起部の側壁にＭＯＳ
トランジスタと容量からなるメモリセルが形成されたメ
モリ装置において、上記柱状突起部底部に絶縁層からな
る素子分離領域が形成されたことを特徴とする半導体メ
モリ装置。 ２、半導体基板上に耐酸化マスク層とエッチングマスク
層を選択的に形成する工程、 エッチングして柱状突起部を形成する工程、柱状突起部
を覆って耐酸化マスク層を形成する工程、 異方性エッチングにより柱状突起部底部の耐酸化マスク
をエッチング除去する工程、 側壁に容量とトランジスタを形成する工程とからなる半
導体メモリ装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62002138A JPS63169759A (ja) | 1987-01-08 | 1987-01-08 | 半導体メモリ装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62002138A JPS63169759A (ja) | 1987-01-08 | 1987-01-08 | 半導体メモリ装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63169759A true JPS63169759A (ja) | 1988-07-13 |
Family
ID=11520977
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62002138A Pending JPS63169759A (ja) | 1987-01-08 | 1987-01-08 | 半導体メモリ装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63169759A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5143859A (en) * | 1989-01-18 | 1992-09-01 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a static induction type switching device |
| US5264381A (en) * | 1989-01-18 | 1993-11-23 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a static induction type switching device |
-
1987
- 1987-01-08 JP JP62002138A patent/JPS63169759A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5143859A (en) * | 1989-01-18 | 1992-09-01 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a static induction type switching device |
| US5264381A (en) * | 1989-01-18 | 1993-11-23 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing a static induction type switching device |
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