JPS62247560A - ダイナミツクランダムアクセスメモリセル - Google Patents
ダイナミツクランダムアクセスメモリセルInfo
- Publication number
- JPS62247560A JPS62247560A JP61090337A JP9033786A JPS62247560A JP S62247560 A JPS62247560 A JP S62247560A JP 61090337 A JP61090337 A JP 61090337A JP 9033786 A JP9033786 A JP 9033786A JP S62247560 A JPS62247560 A JP S62247560A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- slope
- trench
- substrate
- semiconductor layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000758 substrate Substances 0.000 claims abstract description 28
- 239000004065 semiconductor Substances 0.000 claims abstract description 27
- 239000003990 capacitor Substances 0.000 abstract description 22
- 238000003860 storage Methods 0.000 abstract description 19
- 238000005530 etching Methods 0.000 abstract description 11
- 238000001459 lithography Methods 0.000 abstract description 11
- 238000000034 method Methods 0.000 abstract description 8
- 230000015572 biosynthetic process Effects 0.000 abstract description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 6
- 239000005360 phosphosilicate glass Substances 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 229910052681 coesite Inorganic materials 0.000 description 3
- 229910052906 cristobalite Inorganic materials 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 230000010354 integration Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 239000002994 raw material Substances 0.000 description 3
- 229910052682 stishovite Inorganic materials 0.000 description 3
- 229910052905 tridymite Inorganic materials 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- NEPLKJAINOWIJL-DHNNRRLOSA-N dnc014884 Polymers C1C2=CC3=CC=CC=C3N2[C@@]2(C)[C@@H]1[C@@]1(C)CCC(=O)C(C)(C)[C@@H]1CC2 NEPLKJAINOWIJL-DHNNRRLOSA-N 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005755 formation reaction Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 239000012495 reaction gas Substances 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- VZGDMQKNWNREIO-UHFFFAOYSA-N tetrachloromethane Chemical compound ClC(Cl)(Cl)Cl VZGDMQKNWNREIO-UHFFFAOYSA-N 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- OZJHCMYAXLCFKU-UHFFFAOYSA-N Polyavolensinone Natural products CC1(C)C2CCC3n4c(CC3(C)C2(C)CCC1=O)cc5ccccc45 OZJHCMYAXLCFKU-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000197 pyrolysis Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000005979 thermal decomposition reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
従来のトレンチ（溝）キャパシタを有するダイナミック
ランダムアクセスメモリ （ＤＲＡＭ）セルにおいては
、基板側の蓄積電極と基板との接続をリソグラフィによ
り行いマスクを必要としたが、こ４ではトレンチに斜面
を形成し、斜面に形成された半導体層によりマスクなし
で蓄積電極と基板を接続する構造を提起する。これによ
りリソグラフィ工程数を減少し、高集積のＤＲＡＭセル
を得ることができる。
ランダムアクセスメモリ （ＤＲＡＭ）セルにおいては
、基板側の蓄積電極と基板との接続をリソグラフィによ
り行いマスクを必要としたが、こ４ではトレンチに斜面
を形成し、斜面に形成された半導体層によりマスクなし
で蓄積電極と基板を接続する構造を提起する。これによ
りリソグラフィ工程数を減少し、高集積のＤＲＡＭセル
を得ることができる。
本発明は高集積のＤＲＡＭセルの構造に関する。
トレンチキャパシタは、２５６にビットＤＲＡＭまで−
・般的に用いられてきたブレーナ型セルに比べて、キャ
パシタ部が立体的に構成されたＭＯＳ構造で、実効的な
キャパシタ面積を広（とることができるため、小型で大
きな蓄積容量が得られる特徴がある。
・般的に用いられてきたブレーナ型セルに比べて、キャ
パシタ部が立体的に構成されたＭＯＳ構造で、実効的な
キャパシタ面積を広（とることができるため、小型で大
きな蓄積容量が得られる特徴がある。
しかしながら、従来のトレンチキャパシタはトランジス
タと接続する際、リソグラフィ工程を必要とし、高集積
化が阻害されている。
タと接続する際、リソグラフィ工程を必要とし、高集積
化が阻害されている。
第５図は従来例によるトレンチキャパシタセルの断面図
である。
である。
図において、５１は半導体基板でｐ型珪素（ｐ−３ｉ）
基板、５２はセル領域を画定するフィールド絶縁層で二
酸化珪素（ＳｉＯ□）層、５３は蓄積電極で多結晶珪素
（ポリＳｉ）層、５４は誘電体層でＳｉＯ□層、５５は
セルプレートでポリ５ｉＪｉｉで、蓄積電極５３、誘電
体層５４、セルプレート５５により蓄積キャパシタが構
成される。
基板、５２はセル領域を画定するフィールド絶縁層で二
酸化珪素（ＳｉＯ□）層、５３は蓄積電極で多結晶珪素
（ポリＳｉ）層、５４は誘電体層でＳｉＯ□層、５５は
セルプレートでポリ５ｉＪｉｉで、蓄積電極５３、誘電
体層５４、セルプレート５５により蓄積キャパシタが構
成される。
５６はポリＳｉＮよりなるワード線、５１Ａ、５１Ｂは
高濃度不純物導入領域でｎ°型のソース、ドレイン領域
である。これらの領域とワード線５６をゲートとして電
界効果トランジスタ（ＦＥＴ）が構成される。
高濃度不純物導入領域でｎ°型のソース、ドレイン領域
である。これらの領域とワード線５６をゲートとして電
界効果トランジスタ（ＦＥＴ）が構成される。
ソース、ドレイン領域５１Ａとコンタクトして、かつ基
板上においてワード線５６と垂直方向に、例えばアルミ
ニウム（ＡＩ）よりなるビット線５７が形成される。
板上においてワード線５６と垂直方向に、例えばアルミ
ニウム（ＡＩ）よりなるビット線５７が形成される。
この場合、蓄積キャパシタとトランジスタとの接続はソ
ース、ドレイン領域５１Ｂと蓄積電極５３間で行われる
。従って、蓄積電極に情報電荷が蓄積される。
ース、ドレイン領域５１Ｂと蓄積電極５３間で行われる
。従って、蓄積電極に情報電荷が蓄積される。
以上の構造のＤＲＡＭセルにおいては、蓄積電極５３を
ＦＥＴのソース、ドレイン領域５１Ｂに接続する際にリ
ソグラフィを用いている。
ＦＥＴのソース、ドレイン領域５１Ｂに接続する際にリ
ソグラフィを用いている。
従来のトレンチキャパシタセルにおいては、トレンチキ
ャパシタとＰＵＴの接続にリソグラフィを必要とし、従
ってマスクの位置合わせ余裕をとらなければならず高集
積化を阻害していた。
ャパシタとＰＵＴの接続にリソグラフィを必要とし、従
ってマスクの位置合わせ余裕をとらなければならず高集
積化を阻害していた。
上記問題点の解決は、半導体基板（１）の主面から該半
導体基板（１）内に、溝幅が該半導体基板（１）の表面
に向かって漸増する斜面（５）を有する溝（４）を形成
し、該斜面（５）を除いて該溝（４）内の表面に絶縁層
（６）と第１の導電層（７）を順次形成し、該斜面（５
）と該第１の導電層（７）上に半導体層（８）を形成し
、該半導体層（８）上に誘電体層（９）を介して第２の
導電層（１０）を形成して構成された蓄積キャパシタと
、該半導体基板（１１に形成されたトランジスタと・を
有し、 該トランジスタのソース、ドレイン領域（１Ｂ）と該半
導体層（８）とが電気的に接続されているダイナミック
ランダムアクセスメモリセルにより達成される。
導体基板（１）内に、溝幅が該半導体基板（１）の表面
に向かって漸増する斜面（５）を有する溝（４）を形成
し、該斜面（５）を除いて該溝（４）内の表面に絶縁層
（６）と第１の導電層（７）を順次形成し、該斜面（５
）と該第１の導電層（７）上に半導体層（８）を形成し
、該半導体層（８）上に誘電体層（９）を介して第２の
導電層（１０）を形成して構成された蓄積キャパシタと
、該半導体基板（１１に形成されたトランジスタと・を
有し、 該トランジスタのソース、ドレイン領域（１Ｂ）と該半
導体層（８）とが電気的に接続されているダイナミック
ランダムアクセスメモリセルにより達成される。
本発明はＤＲＡＭセルのキャパシタ部のトレンチの肩に
斜面を設け、選択エピタキシャル成長によりこの斜面と
蓄積電極の上に選択的に半導体層を成長し、この半導体
層により蓄積電極とＰＥＴのソース、ドレイン領域とを
斜面において接続するものである。
斜面を設け、選択エピタキシャル成長によりこの斜面と
蓄積電極の上に選択的に半導体層を成長し、この半導体
層により蓄積電極とＰＥＴのソース、ドレイン領域とを
斜面において接続するものである。
トレンチの形成は、まず等方性エツチングで斜面を形成
し、異方性エツチングで本来の溝を形成することにより
、斜面の形成が再現性よくでき、この斜面を接続領域と
して用い、ここに接続層を選択エピタキシャル成長する
ことにより、リソグラフィを省略することができる。
し、異方性エツチングで本来の溝を形成することにより
、斜面の形成が再現性よくでき、この斜面を接続領域と
して用い、ここに接続層を選択エピタキシャル成長する
ことにより、リソグラフィを省略することができる。
第１図（１）、（２）はそれぞれ本発明の実施例による
トレンチキャパシタセルの平面図と、断面図である。
トレンチキャパシタセルの平面図と、断面図である。
図において、１は半導体基板でｐ−Ｓｔ基板、２は絶縁
層で５ｉ０２層、３はセル領域を画定するフィールド絶
縁層（図中ＦＯＸと略記されている）で５ｉ０２層、４
は溝（トレンチ）、５はトレンチに形成された斜面、６
はトレンチ内に形成された絶縁層で５ｉＯ１層、７は第
１の導電層でポリ５ｉｌｉ、８は半導体層で選択エピタ
キシャル成長により形成されたＳｉ層、９は誘電体層で
５ｉ０２層、１０は第２の導電層でポリＳｔ層で、第１
の導電層７と半導体層８よりなる蓄積電極、誘電体層９
、第２の導電層の導電層１０よりなるセルプレートによ
り蓄積キャパシタが構成される。
層で５ｉ０２層、３はセル領域を画定するフィールド絶
縁層（図中ＦＯＸと略記されている）で５ｉ０２層、４
は溝（トレンチ）、５はトレンチに形成された斜面、６
はトレンチ内に形成された絶縁層で５ｉＯ１層、７は第
１の導電層でポリ５ｉｌｉ、８は半導体層で選択エピタ
キシャル成長により形成されたＳｉ層、９は誘電体層で
５ｉ０２層、１０は第２の導電層でポリＳｔ層で、第１
の導電層７と半導体層８よりなる蓄積電極、誘電体層９
、第２の導電層の導電層１０よりなるセルプレートによ
り蓄積キャパシタが構成される。
１１はポリＳｉ層よりなるワード線、ＬＡ、 １Ｂは高
濃度不純物導入領域でｎ゛型のソース、ドレイン領域で
ある。これらの領域とワード線１１をゲートとしてＦＥ
Ｔが構成される。
濃度不純物導入領域でｎ゛型のソース、ドレイン領域で
ある。これらの領域とワード線１１をゲートとしてＦＥ
Ｔが構成される。
コンタクト孔１３においてソース、ドレイン領域ＩＡと
コンタクトし、かつ基板上においてワード線１１と垂直
方向に、例えばＡＩよりなるビット！１２が形成される
。
コンタクトし、かつ基板上においてワード線１１と垂直
方向に、例えばＡＩよりなるビット！１２が形成される
。
この場合、蓄積キャパシタとＰＥＴとの接続は、斜面５
において、ソース、ドレイン領域１Ｂと半導体層８間で
行われる。
において、ソース、ドレイン領域１Ｂと半導体層８間で
行われる。
つぎに、製造工程の概略を説明する。
第２図（１１〜（５）は本発明の実施例によるトレンチ
キャパシタの製造工程を説明する断面図である。
キャパシタの製造工程を説明する断面図である。
第２図（１）において、ｐ−Ｓｉ基板１上に厚さ２００
０人＋７） Ｓ ｉ Ｏｚ層２と、ＦＯＸ として厚さ
８０００人（７） Ｓ ｉ Ｏ２層３を形成し、等方性
エツチングにより斜面５、異方性エツチングにより幅１
μｍ、深さ５μｍのトレンチ４を形成する。斜面５の上
端で溝幅が１．５μｍに形成する。
０人＋７） Ｓ ｉ Ｏｚ層２と、ＦＯＸ として厚さ
８０００人（７） Ｓ ｉ Ｏ２層３を形成し、等方性
エツチングにより斜面５、異方性エツチングにより幅１
μｍ、深さ５μｍのトレンチ４を形成する。斜面５の上
端で溝幅が１．５μｍに形成する。
この形成方法は後記の第３図、第４図において説明する
。
。
第２図（２）において、化学気相成長（ＣＶＤ）法によ
り、溝４内と斜面５を覆って基板全面に厚さ１０００人
のＳｉ０２層６と厚さ２０００人のポリＳｉ層７を順次
成長する。
り、溝４内と斜面５を覆って基板全面に厚さ１０００人
のＳｉ０２層６と厚さ２０００人のポリＳｉ層７を順次
成長する。
ＣＶＤ−５ｉ０２の成長は、原料ガスとしてＳｉＨ４＋
８２０を用い、これを数Ｔｏｒｒに減圧して８００℃
で熱分解して行う。
８２０を用い、これを数Ｔｏｒｒに減圧して８００℃
で熱分解して行う。
ＣｖＤ−ポリＳｉの成長は、原料ガスとしてＳｉＨ４を
用い、これを数Ｔｏｒｒに減圧して６２０℃で熱分解し
て行う。
用い、これを数Ｔｏｒｒに減圧して６２０℃で熱分解し
て行う。
第２図（３）において、リアクティブイオンエツチング
（ＲＩＥ）により基板全面のポリＳｉ層をエツチングし
て、トレンチ４の側面にのみポリＳｉ層７を残す。
（ＲＩＥ）により基板全面のポリＳｉ層をエツチングし
て、トレンチ４の側面にのみポリＳｉ層７を残す。
ポリＳｔのＲ１Ｂは、反応ガスとしてＣＣｌ４．＋Ｏ□
を用い、これをＱ、 １５Ｔｏｒｒに減圧し、周波数１
３．５６Ｍ）ｌｚｋの電力を基板光たり３０〇−印加し
て行う。
を用い、これをＱ、 １５Ｔｏｒｒに減圧し、周波数１
３．５６Ｍ）ｌｚｋの電力を基板光たり３０〇−印加し
て行う。
第２図（４）において、ＲＩＥにより基板全面をエツチ
ングして斜面５上の５ｉＣｈ層６を除去し、半導体基板
１を露出させる。
ングして斜面５上の５ｉＣｈ層６を除去し、半導体基板
１を露出させる。
５ｉ０２のＲ１Ｂは、反応ガスとしてＣＦａ ＋ Ｈｌ
を用い、これを０．３ Ｔｏｒｒに減圧し、周波数１３
．５６ＭＨｚｋの電力を基板光たり５０〇−印加して行
う。
を用い、これを０．３ Ｔｏｒｒに減圧し、周波数１３
．５６ＭＨｚｋの電力を基板光たり５０〇−印加して行
う。
つぎにゲート電極（ワード線１１）をマスクにしてイオ
ン注入により、ｎ゛型のソース、ドレイン領域１Ｂを形
成する。
ン注入により、ｎ゛型のソース、ドレイン領域１Ｂを形
成する。
第２図（５）において、エピタキシャル成長により、Ｓ
ｉ基板ｌの露出した斜面５とトレンチ４内の側面に残っ
たポリＳｉ層７上に選択的にＳｉ層８を成長する。
ｉ基板ｌの露出した斜面５とトレンチ４内の側面に残っ
たポリＳｉ層７上に選択的にＳｉ層８を成長する。
Ｓｉのエピタキシャル成長は、原料ガスとしてＳｉＨ４
を用い、これを数Ｔｏｒｒに減圧して９００℃で熱分解
して行う。
を用い、これを数Ｔｏｒｒに減圧して９００℃で熱分解
して行う。
この場合、エピタキシャル成長のＳｉ層８はＳ３０２層
２．３上には成長しないが、層の断面が露出しているｓ
ｉｏ、Ｎ６上では、僅かの間隔を覆って成長層が連続し
てしまう。
２．３上には成長しないが、層の断面が露出しているｓ
ｉｏ、Ｎ６上では、僅かの間隔を覆って成長層が連続し
てしまう。
この後の工程は第１図において、熱酸化により厚さ１０
０ 人のＳｉ０２層９、ポリＳｉ層１０を形成して蓄積
キャパシタを形成を終わる。
０ 人のＳｉ０２層９、ポリＳｉ層１０を形成して蓄積
キャパシタを形成を終わる。
さらに、眉間絶縁層を基板全面に被着し、ビット線がセ
ルにコンタクトするソース、ドレイン領域ＩＡ上にコン
タクト孔１３を開け、ビット線１２を形成する。
ルにコンタクトするソース、ドレイン領域ＩＡ上にコン
タクト孔１３を開け、ビット線１２を形成する。
第３図（１）、（２）は本発明のトレンチの形成方法を
工程順に説明する断面図である。
工程順に説明する断面図である。
第３図（１）において、Ｓｉ基板１上に５ｉｏｚｉ！２
．３を形成し、その上にレジスト３１を塗布しりソグラ
フィによりトレンチ形成部を開口する。
．３を形成し、その上にレジスト３１を塗布しりソグラ
フィによりトレンチ形成部を開口する。
つぎに、レジストパターンをマスクにして等方性エツチ
ングにより斜面５を形成する。
ングにより斜面５を形成する。
等方性エツチングは、反応ガスとしてＣＦ４＋０．ｔを
用いたプラズマエツチングによる。
用いたプラズマエツチングによる。
第３図（２）において、レジストパターンをマスクにし
て異方性エツチングによりトレンチ４を形成する。
て異方性エツチングによりトレンチ４を形成する。
異方性エツチングは、反応ガスとしてＣＣ１ｔ＋Ｏ□を
用いたＲ１Ｂによる。
用いたＲ１Ｂによる。
この後、レジスト３１を除去する。
第４図（１） 、−（２１は本発明のトレンチの他の形
成方法を工程順に説明する断面図である。
成方法を工程順に説明する断面図である。
第４図（１）において、Ｓｉ基＋ｆｆＥ ｌ上にＳｉ０
ｇ層２．３を形成し、その上に窒化珪素（ＳｉＮ）層４
１、燐珪酸ガラス（ＰＳＧ）層４２を被着し、これらの
層をリソグラフィによりトレンチ形成部を開口する。
ｇ層２．３を形成し、その上に窒化珪素（ＳｉＮ）層４
１、燐珪酸ガラス（ＰＳＧ）層４２を被着し、これらの
層をリソグラフィによりトレンチ形成部を開口する。
つぎに、パターニングされたＰＳＧ層４２、Ｓｉ８層４
１をマスクにして等方性エツチングにより斜面５を形成
する。
１をマスクにして等方性エツチングにより斜面５を形成
する。
第４図（２）において、Ｓｉ８層４１をストッパにして
、弗酸を用いてＰＳＧ層４２をウェットエツチングして
除去すると、５ｉｆｔ層２．３も多少アンダカットされ
る。
、弗酸を用いてＰＳＧ層４２をウェットエツチングして
除去すると、５ｉｆｔ層２．３も多少アンダカットされ
る。
この後、熱燐酸を用いてＳｉ８層４１をウェットエツチ
ングして除去する。
ングして除去する。
以上の実施例はｎチャネル型デバイスに対して説明した
が、ｐチャネル型に対しても発明の要旨は変わらない。
が、ｐチャネル型に対しても発明の要旨は変わらない。
以上詳細に説明したように本発明によるトレンチキャパ
シタセルにおいては、トレンチキャパシタとＦＥＴの接
続にリソグラフィを必要としない。
シタセルにおいては、トレンチキャパシタとＦＥＴの接
続にリソグラフィを必要としない。
従って、リソグラフィ工程数を減らすことができ、マス
クの位置合わせ余裕分だけ高集積化が可能となる。
クの位置合わせ余裕分だけ高集積化が可能となる。
第１図（１）、（２）はそれぞれ本発明の実施例による
トレンチキャパシタセルの平面図と、断面図、第２図（
１）〜（５）は本発明の実施例によるトレンチキャパシ
タの製造工程を説明する断面図、第３図（１）、（２）
は本発明のトレンチの形成方法を工程順に説明する断面
図、 第４図（１）、（２）は本発明のトレンチの他の形成方
法を工程順に説明する断面図、 第５図は従来例によるトレンチキャパシタセルの断面図
である。 図において、 １は半導体基板でｐ−Ｓｔ基板、 ２は絶縁層で５ｉＣｈ層、 ３はフィールド絶縁層（ＦＯＸ）でＳｉ０１層、４は溝
（トレンチ）、 ５はトレンチに形成された斜面、 ６は絶縁層でＳｉ０１層、 ７は第１の導電層でポリＳｉ層、 ８は半導体層でエピタキシャル成長のＳｉ層、９は誘電
体層でＳｉ０１層、 １０は第２の導電層でポリＳｉＪ！ｉ％１１はポリＳｉ
層よりなるワード線、 ＬＡ、 １Ｂはｎ＋型のソース、ドレイン領域、１２は
ビット線、 １３はコンタクト孔 ＄ ５ 図 手続補正書（財）
トレンチキャパシタセルの平面図と、断面図、第２図（
１）〜（５）は本発明の実施例によるトレンチキャパシ
タの製造工程を説明する断面図、第３図（１）、（２）
は本発明のトレンチの形成方法を工程順に説明する断面
図、 第４図（１）、（２）は本発明のトレンチの他の形成方
法を工程順に説明する断面図、 第５図は従来例によるトレンチキャパシタセルの断面図
である。 図において、 １は半導体基板でｐ−Ｓｔ基板、 ２は絶縁層で５ｉＣｈ層、 ３はフィールド絶縁層（ＦＯＸ）でＳｉ０１層、４は溝
（トレンチ）、 ５はトレンチに形成された斜面、 ６は絶縁層でＳｉ０１層、 ７は第１の導電層でポリＳｉ層、 ８は半導体層でエピタキシャル成長のＳｉ層、９は誘電
体層でＳｉ０１層、 １０は第２の導電層でポリＳｉＪ！ｉ％１１はポリＳｉ
層よりなるワード線、 ＬＡ、 １Ｂはｎ＋型のソース、ドレイン領域、１２は
ビット線、 １３はコンタクト孔 ＄ ５ 図 手続補正書（財）
Claims (1)
- 【特許請求の範囲】 半導体基板（１）の主面から該半導体基板（１）内に、
溝幅が該半導体基板（１）の表面に向かって漸増する斜
面（５）を有する溝（４）を形成し、 該斜面（５）を除いて該溝（４）内の表面に絶縁層（６
）と第１の導電層（７）を順次形成し、 該斜面（５）と該第１の導電層（７）上に半導体層（８
）を形成し、該半導体層（８）上に誘電体層（９）を介
して第２の導電層（１０）を形成して構成された蓄積キ
ャパシタと、 該半導体基板（１）に形成されたトランジスタとを有し
、 該トランジスタのソース、ドレイン領域（１Ｂ）と該半
導体層（８）とが電気的に接続されていることを特徴と
するダイナミックランダムアクセスメモリセル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61090337A JPS62247560A (ja) | 1986-04-18 | 1986-04-18 | ダイナミツクランダムアクセスメモリセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61090337A JPS62247560A (ja) | 1986-04-18 | 1986-04-18 | ダイナミツクランダムアクセスメモリセル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62247560A true JPS62247560A (ja) | 1987-10-28 |
Family
ID=13995704
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61090337A Pending JPS62247560A (ja) | 1986-04-18 | 1986-04-18 | ダイナミツクランダムアクセスメモリセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62247560A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0274068A (ja) * | 1988-09-09 | 1990-03-14 | Toshiba Corp | 半導体記憶装置の製造方法 |
| US5432115A (en) * | 1992-02-13 | 1995-07-11 | Siemens Aktiengesellschaft | Process for making a contact betwen a capacitor electrode disposed in a trench and an MOS transistor source/drain region disposed outside the trench |
| US5559350A (en) * | 1992-07-08 | 1996-09-24 | Kabushiki Kaisha Toshiba | Dynamic RAM and method of manufacturing the same |
-
1986
- 1986-04-18 JP JP61090337A patent/JPS62247560A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0274068A (ja) * | 1988-09-09 | 1990-03-14 | Toshiba Corp | 半導体記憶装置の製造方法 |
| US5432115A (en) * | 1992-02-13 | 1995-07-11 | Siemens Aktiengesellschaft | Process for making a contact betwen a capacitor electrode disposed in a trench and an MOS transistor source/drain region disposed outside the trench |
| US5559350A (en) * | 1992-07-08 | 1996-09-24 | Kabushiki Kaisha Toshiba | Dynamic RAM and method of manufacturing the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5384276A (en) | Method of fabricating a memory device with a multilayer insulating film | |
| US5869861A (en) | Coaxial capacitor for DRAM memory cell | |
| US4742018A (en) | Process for producing memory cell having stacked capacitor | |
| JPH0326547B2 (ja) | ||
| US6025227A (en) | Capacitor over bit line structure using a straight bit line shape | |
| JPH1197629A (ja) | 半導体装置およびその製造方法 | |
| US5292679A (en) | Process for producing a semiconductor memory device having memory cells including transistors and capacitors | |
| US5677225A (en) | Process for forming a semiconductor memory cell | |
| US5409856A (en) | Process of making a capacitor in a semiconductor memory device | |
| JP2523981B2 (ja) | 半導体装置の製造方法 | |
| JPH1022467A (ja) | 半導体装置及びその製造方法 | |
| JPS62247560A (ja) | ダイナミツクランダムアクセスメモリセル | |
| JPS6123360A (ja) | 半導体記憶装置およびその製造方法 | |
| JP2820065B2 (ja) | 半導体装置の製造方法 | |
| JPH0888333A (ja) | 半導体装置の製造方法 | |
| JP2870322B2 (ja) | 半導体装置の製造方法 | |
| US5710074A (en) | Increased surface area of an STC structure via the use of a storage node electrode comprised of polysilicon mesas and polysilicon sidewall spacers | |
| JPH05251658A (ja) | 半導体装置の製造方法 | |
| JPH01270343A (ja) | 半導体装置の製造方法 | |
| JP3085831B2 (ja) | 半導体装置の製造方法 | |
| JP2944990B2 (ja) | クラウン型コンデンサの製造方法 | |
| KR100431302B1 (ko) | 시스템 온 칩 소자의 제조방법 | |
| JPS60245163A (ja) | 半導体装置 | |
| JP2890716B2 (ja) | 半導体装置の製法 | |
| JP2509912B2 (ja) | 半導体記憶装置の製造方法 |