JPH0247849A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0247849A JPH0247849A JP63199222A JP19922288A JPH0247849A JP H0247849 A JPH0247849 A JP H0247849A JP 63199222 A JP63199222 A JP 63199222A JP 19922288 A JP19922288 A JP 19922288A JP H0247849 A JPH0247849 A JP H0247849A
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Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は絶縁ゲート型電界効果トランジスタ（ＭＯＳＦ
ＥＴ）を備える半導体装置に関し、特にＭＯＳＦＥＴの
特性劣化を防止しかつ配線設計の容易化を可能とした半
導体装置に関する。
ＥＴ）を備える半導体装置に関し、特にＭＯＳＦＥＴの
特性劣化を防止しかつ配線設計の容易化を可能とした半
導体装置に関する。
第４図に従来のこの種の半導体装置の縦断面図を示す。
この例はＰチャネルＭＯ３ＦＥＴとＮチャネルＭＯＳ
Ｆ ＥＴを同一半導体基板に形成したＣＭＯ３構造の半
導体装置であり、Ｐ型シリコン基板２１にＮ型ウェル２
２を形成し、かつ選択酸化法で形成した絶縁分離用酸化
膜２３で素子領域を画成している。シリコン基板２１に
は高濃度Ｐ型拡散層２４を形成して基板コンタクトとし
、ウェル２２には高濃度Ｎ型拡散層２５を形成してウェ
ルコンタクトとして夫々構成している。そして、ゲート
酸化膜２６及びゲート電極２７を形成した上で、このゲ
ート電極２６及び前記絶縁分離用酸化膜２３を利用した
自己整合法によりＮ型拡散層２日、Ｐ型拡散層２９を形
成し、これらの拡散層を夫々ソース・ドレイン領域とす
るＮチャネルＭＯ３ＦＥＴとＰチャネルＭＯ３ＦＥＴを
構成している。また、全面に形成した眉間絶縁膜３０に
コンタクトホールを開設し、基板コンタクト２４゜ウェ
ルコンタクト２５に夫々接続される配線３１゜３２を形
成している。
Ｆ ＥＴを同一半導体基板に形成したＣＭＯ３構造の半
導体装置であり、Ｐ型シリコン基板２１にＮ型ウェル２
２を形成し、かつ選択酸化法で形成した絶縁分離用酸化
膜２３で素子領域を画成している。シリコン基板２１に
は高濃度Ｐ型拡散層２４を形成して基板コンタクトとし
、ウェル２２には高濃度Ｎ型拡散層２５を形成してウェ
ルコンタクトとして夫々構成している。そして、ゲート
酸化膜２６及びゲート電極２７を形成した上で、このゲ
ート電極２６及び前記絶縁分離用酸化膜２３を利用した
自己整合法によりＮ型拡散層２日、Ｐ型拡散層２９を形
成し、これらの拡散層を夫々ソース・ドレイン領域とす
るＮチャネルＭＯ３ＦＥＴとＰチャネルＭＯ３ＦＥＴを
構成している。また、全面に形成した眉間絶縁膜３０に
コンタクトホールを開設し、基板コンタクト２４゜ウェ
ルコンタクト２５に夫々接続される配線３１゜３２を形
成している。
上述した従来の半導体装置は、絶縁分離用酸化膜２３の
製造に際しては高温での処理が必要とされるため、この
熱によってシリコン基板１に格子欠陥を生じさせ、形成
されるＭＯＳＦＥＴの特性劣化を起こすという問題があ
る。また、基板コンタクト２４やウェルコンタクト２５
の配線３１゜３２を層間絶縁膜３０上に形成するために
、同時に形成される他の信号配線のレイアウトに制限を
与え、配線レイアウトの設計が複雑なものとなる。
製造に際しては高温での処理が必要とされるため、この
熱によってシリコン基板１に格子欠陥を生じさせ、形成
されるＭＯＳＦＥＴの特性劣化を起こすという問題があ
る。また、基板コンタクト２４やウェルコンタクト２５
の配線３１゜３２を層間絶縁膜３０上に形成するために
、同時に形成される他の信号配線のレイアウトに制限を
与え、配線レイアウトの設計が複雑なものとなる。
更に、これらコンタクト用配線２４．２５の抵抗ヲ低く
するために配線幅を広げると、その分コンタクト領域が
占有する面積が増え、チップサイズの増加をまねくとい
う問題もある。
するために配線幅を広げると、その分コンタクト領域が
占有する面積が増え、チップサイズの増加をまねくとい
う問題もある。
本発明は上述した問題を解消し、特性の劣化を防止する
とともに設計を容易なものとする半導体装置を提供する
ことを目的としている。
とともに設計を容易なものとする半導体装置を提供する
ことを目的としている。
［課題を解決するための手段］
本発明の半導体装置は、半導体基体に形成されて素子領
域を画成しかつ該半導体基体との電気接続を行う不純物
層と、前記半導体基体の表面上に選択的に形成されて前
記不純物層を覆いかつ該不純物層に電気接続される配線
膜と、画成された素子領域に形成されたゲート絶縁膜及
びゲート電極と、このゲート電極及び前記配線膜を利用
した自己整合法によって半導体基体に形成したソース・
ドレイン領域とを備えている。
域を画成しかつ該半導体基体との電気接続を行う不純物
層と、前記半導体基体の表面上に選択的に形成されて前
記不純物層を覆いかつ該不純物層に電気接続される配線
膜と、画成された素子領域に形成されたゲート絶縁膜及
びゲート電極と、このゲート電極及び前記配線膜を利用
した自己整合法によって半導体基体に形成したソース・
ドレイン領域とを備えている。
上述した構成では、不純物層と配線膜で素子領域を画成
するため絶縁分離用酸化膜を不要とし、かつ半導体基体
コンタクト用配線を素子分離領域の全ての面積にわたっ
て形成して抵抗を低減でき、しかも各種信号用配線のレ
イアウト設計の自由度を向上させる。
するため絶縁分離用酸化膜を不要とし、かつ半導体基体
コンタクト用配線を素子分離領域の全ての面積にわたっ
て形成して抵抗を低減でき、しかも各種信号用配線のレ
イアウト設計の自由度を向上させる。
次に、本発明を図面を参照して説明する。
第１図は本発明の一実施例の縦断面図、第２図はその製
造工程途中の平面図である。なお、この実施例ではＣＭ
Ｏ３構造の半導体装置を示している。
造工程途中の平面図である。なお、この実施例ではＣＭ
Ｏ３構造の半導体装置を示している。
第１図において、Ｐ型シリコン基板１には一部にＮ型ウ
ェル２を形成している。このシリコン基板１には高濃度
Ｐ型拡散層３を形成し、このＰ型拡散層３で素子分離を
行うとともに、基板コンタクトとして構成している。同
様にＮ型ウェル２に高濃度Ｎ型拡散層４を形成し、この
Ｎ型拡散層４で素子分離を行うとともに、ウェルコンタ
クト止して構成している。
ェル２を形成している。このシリコン基板１には高濃度
Ｐ型拡散層３を形成し、このＰ型拡散層３で素子分離を
行うとともに、基板コンタクトとして構成している。同
様にＮ型ウェル２に高濃度Ｎ型拡散層４を形成し、この
Ｎ型拡散層４で素子分離を行うとともに、ウェルコンタ
クト止して構成している。
そして、シリコン基板ｌ上には、前記Ｐ型拡散層３を覆
いかつＭ ＯＳ Ｆ Ｅ Ｔ ｊｌ域を画成するように
パターン形成した配線膜５を密着形成し、これを電源■
。配線として構成している。同様に、Ｎ型ウェル２上に
は、前記Ｎ型拡散層４を覆いかっＭＯ３ＦＥＴｊＮ域を
画成するようにパターン形成した配線膜６を密着形成し
、これを電源ＶＤＤ配線として構成している。なお、こ
れらの配線膜５゜６は後工程の熱処理温度よりも高い融
点を有する金属で形成している。
いかつＭ ＯＳ Ｆ Ｅ Ｔ ｊｌ域を画成するように
パターン形成した配線膜５を密着形成し、これを電源■
。配線として構成している。同様に、Ｎ型ウェル２上に
は、前記Ｎ型拡散層４を覆いかっＭＯ３ＦＥＴｊＮ域を
画成するようにパターン形成した配線膜６を密着形成し
、これを電源ＶＤＤ配線として構成している。なお、こ
れらの配線膜５゜６は後工程の熱処理温度よりも高い融
点を有する金属で形成している。
そして、全面にゲート絶縁膜７を形成し、かつＭＯ３Ｆ
ＥＴ？ｉｉ域にゲート電極８を形成する。この状態を第
２図に示す。その上で、このゲート電極８と前記配線膜
５を利用した自己整合法によりシリコン基板１にＮ型不
純物を導入してソース・ドレイン領域としてのＮ型領域
９を形成し、これでＮチャネルＭＯ５ＦＥＴを構成して
いる。またくゲート電極８と配線膜６を利用した自己整
合法によりＮ型ウェル２にＰ型不純物を導入してソース
・ドレイン領域としてのＰ要領域１０を形成し、これで
ＰチャネルＭＯ５ＦＥＴを構成している。
ＥＴ？ｉｉ域にゲート電極８を形成する。この状態を第
２図に示す。その上で、このゲート電極８と前記配線膜
５を利用した自己整合法によりシリコン基板１にＮ型不
純物を導入してソース・ドレイン領域としてのＮ型領域
９を形成し、これでＮチャネルＭＯ５ＦＥＴを構成して
いる。またくゲート電極８と配線膜６を利用した自己整
合法によりＮ型ウェル２にＰ型不純物を導入してソース
・ドレイン領域としてのＰ要領域１０を形成し、これで
ＰチャネルＭＯ５ＦＥＴを構成している。
なお、全面に層間絶縁膜１１が被着され、この上に図示
を省略する各種信号用の配線が施される。
を省略する各種信号用の配線が施される。
この構成によれば、ＭＯ３ＦＥＴ領域の絶縁分離は基板
コンタクトとしてのＰ型拡散層３と、ウェルコンタクト
としてのＮ型拡散層４で構成されるため、選択酸化法に
よる厚い酸化膜を設ける必要はなく、シリコン基板１に
対する高温処理が回避できる。これにより、格子欠陥の
発生を防止し、形成されるＭＯＳＦＥＴの電気的特性を
改善する。
コンタクトとしてのＰ型拡散層３と、ウェルコンタクト
としてのＮ型拡散層４で構成されるため、選択酸化法に
よる厚い酸化膜を設ける必要はなく、シリコン基板１に
対する高温処理が回避できる。これにより、格子欠陥の
発生を防止し、形成されるＭＯＳＦＥＴの電気的特性を
改善する。
また、基板コンタクト３．ウェルコンタクト４に夫々接
触する電源ＶＳＳ配線５と電源ＶＤＤ配線６はＭＯＳ
Ｆ ＥＴ領領域除く領域、即ち絶縁分離領域の全てにわ
たってシリコン基板面に密着して形成されているので、
配線面積を大きくし、その抵抗値を低減できるとともに
、各種信号用配線とは異なる層に形成されることになり
、各種信号用配線のレイアウト設計を容易なものとする
。
触する電源ＶＳＳ配線５と電源ＶＤＤ配線６はＭＯＳ
Ｆ ＥＴ領領域除く領域、即ち絶縁分離領域の全てにわ
たってシリコン基板面に密着して形成されているので、
配線面積を大きくし、その抵抗値を低減できるとともに
、各種信号用配線とは異なる層に形成されることになり
、各種信号用配線のレイアウト設計を容易なものとする
。
第３図は本発明の他の実施例を示しており、特に電源Ｖ
ＳＳ配線（又は電源ＶＤＤ配線）を構成する配線膜の変
形を示している。この実施例では、配線膜５Ａを図示実
線のようにパターン形成し、このパターンを利用して不
純物をシリコン基板（又はウェル）に導入することによ
りソース・ドレイン領域を形成する。その後、図示鎖線
の位置で配線膜５Ａを切断することにより、配線膜の一
部５ａをゲート電極として構成することが可能となる。
ＳＳ配線（又は電源ＶＤＤ配線）を構成する配線膜の変
形を示している。この実施例では、配線膜５Ａを図示実
線のようにパターン形成し、このパターンを利用して不
純物をシリコン基板（又はウェル）に導入することによ
りソース・ドレイン領域を形成する。その後、図示鎖線
の位置で配線膜５Ａを切断することにより、配線膜の一
部５ａをゲート電極として構成することが可能となる。
この場合、先にゲート酸化膜を形成しておき、基板コン
タクト（又はウェルコンタクト）領域に開口を開設した
上で配線膜５Ａを形成する。
タクト（又はウェルコンタクト）領域に開口を開設した
上で配線膜５Ａを形成する。
この実施例では電源ＶＳＳ配線（又は電源Ｖ。配線）５
Ａとゲート電極５ａを同一工程で形成するため製造工程
を簡略化でき、かつＭＯ３ＦＥＴ画成領域に対してゲー
ト電極５ａが常に一定の相対位置に形成されるので、目
合わせずれマージンが不要にできる利点がある。
Ａとゲート電極５ａを同一工程で形成するため製造工程
を簡略化でき、かつＭＯ３ＦＥＴ画成領域に対してゲー
ト電極５ａが常に一定の相対位置に形成されるので、目
合わせずれマージンが不要にできる利点がある。
なお、前記実施例では０ＭＯ３構成の半導体装置に適用
した例を示したが、ＰＭＯ３又はＮＭＯ８夫々単独構成
の半導体装置にも同様に適用できることは言うまでもな
い。
した例を示したが、ＰＭＯ３又はＮＭＯ８夫々単独構成
の半導体装置にも同様に適用できることは言うまでもな
い。
以上説明したように本発明は、半導体基体に形成した不
純物層と半導体基体の表面上に選択的に形成して不純物
層を覆いかつ不純物層に電気接続される配線層とで素子
領域を形成しているため、高温処理を必要とする絶縁分
離用酸化膜を不要とし、素子の電気特性の劣化を防止す
る。また、素子分離領域の全面積にわたって配線膜を形
成することにより、コンタクト配線としての配線膜の面
積を増大し、配線の低抵抗化を達成する。更に、配線膜
を他の信号用配線とは異なる層に形成しているため、信
号用配線のレイアウト設計を容易なものとし、その自由
度が向上できる効果がある。
純物層と半導体基体の表面上に選択的に形成して不純物
層を覆いかつ不純物層に電気接続される配線層とで素子
領域を形成しているため、高温処理を必要とする絶縁分
離用酸化膜を不要とし、素子の電気特性の劣化を防止す
る。また、素子分離領域の全面積にわたって配線膜を形
成することにより、コンタクト配線としての配線膜の面
積を増大し、配線の低抵抗化を達成する。更に、配線膜
を他の信号用配線とは異なる層に形成しているため、信
号用配線のレイアウト設計を容易なものとし、その自由
度が向上できる効果がある。
第１図は本発明の一実施例の縦断面図、第２図は製造工
程途中の平面図、第３図は他の実施例の製造工程途中の
平面図、第４図は従来の半導体装置の縦断面図である。 １・・・Ｐ型シリコン基板、２・・・Ｎ型ウェル、３・
・・Ｐ型拡散層（基板コンタクト）、４・・・Ｎ型拡散
層（ウェルコンタクト）、５．５Ａ・・・電源ＶＳｆｆ
配線（配線膜）、５ａ・・・ゲート電極、６・・・電源
ＶＤ１１配線（配線膜）、７・・・ゲート酸化膜、８・
・・ゲート電極、９・・・Ｎ型領域（ソース・ドレイン
領域）、１０・・・Ｐ壁領域（ソース・ドレイン領域）
、１１・・・層間絶縁膜、２１・・・Ｐ型シリコン基板
、２２・・・Ｎ型ウェル、２３・・・絶縁分離用酸化膜
、２４・・・Ｐ型拡散層、２５・・・Ｎ型拡散層、２６
・・・ゲート酸化膜、２７・・・ゲート電極、２８・・
・Ｎ型拡散層、２９・・・Ｐ型拡散層、３０・・・層間
絶縁膜、３１・・・電源ＶＳＳ配線、３２・・・電源Ｖ
ＯＯ配線。 第２図 第３図 １１１作１−ゼ
程途中の平面図、第３図は他の実施例の製造工程途中の
平面図、第４図は従来の半導体装置の縦断面図である。 １・・・Ｐ型シリコン基板、２・・・Ｎ型ウェル、３・
・・Ｐ型拡散層（基板コンタクト）、４・・・Ｎ型拡散
層（ウェルコンタクト）、５．５Ａ・・・電源ＶＳｆｆ
配線（配線膜）、５ａ・・・ゲート電極、６・・・電源
ＶＤ１１配線（配線膜）、７・・・ゲート酸化膜、８・
・・ゲート電極、９・・・Ｎ型領域（ソース・ドレイン
領域）、１０・・・Ｐ壁領域（ソース・ドレイン領域）
、１１・・・層間絶縁膜、２１・・・Ｐ型シリコン基板
、２２・・・Ｎ型ウェル、２３・・・絶縁分離用酸化膜
、２４・・・Ｐ型拡散層、２５・・・Ｎ型拡散層、２６
・・・ゲート酸化膜、２７・・・ゲート電極、２８・・
・Ｎ型拡散層、２９・・・Ｐ型拡散層、３０・・・層間
絶縁膜、３１・・・電源ＶＳＳ配線、３２・・・電源Ｖ
ＯＯ配線。 第２図 第３図 １１１作１−ゼ
Claims (1)
- １、半導体基体に形成されて素子領域を画成しかつ該半
導体基体との電気接続を行う不純物層と、前記半導体基
体の表面上に選択的に形成されて前記不純物層を覆いか
つ該不純物層に電気接続される配線膜と、画成された素
子領域に形成されたゲート絶縁膜及びゲート電極と、こ
のゲート電極及び前記配線膜を利用した自己整合法によ
って半導体基体に形成したソース・ドレイン領域とを備
えることを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63199222A JPH0247849A (ja) | 1988-08-10 | 1988-08-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63199222A JPH0247849A (ja) | 1988-08-10 | 1988-08-10 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0247849A true JPH0247849A (ja) | 1990-02-16 |
Family
ID=16404175
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63199222A Pending JPH0247849A (ja) | 1988-08-10 | 1988-08-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0247849A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0266958A (ja) * | 1988-09-01 | 1990-03-07 | Fujitsu Ltd | 半導体集積回路装置 |
| JPH02224270A (ja) * | 1988-11-24 | 1990-09-06 | Sharp Corp | 半導体装置の製造方法 |
| US5374839A (en) * | 1992-10-31 | 1994-12-20 | Samsung Electronics Co., Ltd. | Semiconductor memory device |
| US7193288B2 (en) | 2002-04-19 | 2007-03-20 | Asahi Kasei Electronics Co., Ltd. | Magnetoelectric transducer and its manufacturing method |
-
1988
- 1988-08-10 JP JP63199222A patent/JPH0247849A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0266958A (ja) * | 1988-09-01 | 1990-03-07 | Fujitsu Ltd | 半導体集積回路装置 |
| JPH02224270A (ja) * | 1988-11-24 | 1990-09-06 | Sharp Corp | 半導体装置の製造方法 |
| US5374839A (en) * | 1992-10-31 | 1994-12-20 | Samsung Electronics Co., Ltd. | Semiconductor memory device |
| US7193288B2 (en) | 2002-04-19 | 2007-03-20 | Asahi Kasei Electronics Co., Ltd. | Magnetoelectric transducer and its manufacturing method |
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