JPH11504765A - 半導体介在層の交互配置接点構造 - Google Patents
半導体介在層の交互配置接点構造Info
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Abstract
Description
Claims (1)
- 【特許請求の範囲】 1. 半導体回路構造であって、 第1導電性層と、 前記第1導電性層と少なくとも部分的に重なっていると共にそれから絶縁層を 介して分離されている第2導電性層と、 前記第1層及び前記第2層の間を電気的に接続する複数接点から成る第1行と 、 前記第1行と実質的に平行して、前記第1層及び前記第2層の間を電気的に接 続する複数接点から成る第2行であり、当該第2行における接点が前記第1行に おける前記接点とはオフセット配置されて、各々が複数接点から成る前記の2つ の行の間に必要とされる間隔を低減することから成る第2行と、 を備える半導体回路構造。 2. 各々が複数接点から成る前記第1行及び前記第2行の間の距離が前記 第1行における隣接する前記接点の間の距離も小さい、請求項1に記載の半導体 回路構造。 3. 前記第1行における隣接する前記接点の間の距離がLであり、複数接 点から成る前記第1行と複数接点から成る前記前記第2行との間の距離が約(√ 3/2)×Lである、請求項1に記載の半導体回路構造。 4. 前記第1導電性層がCMOSトランジスタのアクティブ領域を含む、 請求項3に記載の半導体回路構造。 5. 前記第1導電性層が単位面積当たり約5オームのシート抵抗を有する、 請求項4に記載の半導体回路構造。 6. 前記第1導電性層がシリサイドである、請求項4に記載の半導体回路 構造。 7. 前記第2導電性層が、前記第1導電性層から他の回路へ電気信号を導 通させる導体を含む、請求項4に記載の半導体回路構造。 8. 前記第1導電性層が、FETトランジスタのソース或いはドレインの 内の一方である、請求項4に記載の半導体回路構造。 9. 前記導電性層間を前記絶縁層を通じて形成されて、前記第1導電性層 及び前記第2導電性層の間に電気的導電性路を提供している複数接点から成る第 3行を更に備え、当該複数接点から成る第3行が、前記第2行と実質的に平行す ると共に、複数接点から成る前記第1行と違う方向へ向かって該第1行からオフ セットされて、各々が複数接点から成る前記第2行及び前記第3行の間に必要と される間隔を低減している、請求項1に記載の半導体回路構造。 10. 静電気放電回路であって、 低シート抵抗を有する、ドープが為されたシリコンから形成される第1導電性 層と、 前記第1導電性層と少なくとも部分的に重なっている第2金属導電性層と、 前記第1導電性層と前記第2導電性層との間に配置された第3絶縁層と、 前記絶縁層を通じて前記導電性層双方の間に形成されて、前記第1導電性層と 前記第2導電性層との間に電気的導電性路を提供する複数接点から成る第1行と 前記絶縁層を通じて前記導電性層双方の間に形成されて、前記第1導電性層と 前記第2導電性層との間に電気的導電性路を提供する複数接点から成る第2行で あり、複数接点から成る前記第1行と実質的に平行すると共に該第1行とはオフ セットされて、これらの各々が複数接点から成る2つの行の間に必要とされる間 隔を低減し、静電気放電時に大量の電流を導通させることから成る第2行と、 を備える静電気放電保護回路。 11. 各々が複数接点から成る前記第1行及び前記第2行の間の距離が、前 記第1行における隣接する前記接点の間の距離よりも小さい、請求項10に記載 の静電気放電保護回路。 12.前記第1行における隣接する前記接点の間の距離がLであり、各々が複数 接点から成る前記第1行及び前記第2行の間の距離が約(√3/2)×Lである 、請求項11に記載の静電気放電保護回路。 13. 前記第1導電性層が、CMOSトランジスタのアクティブ領域を含む 、請求項12に記載の静電気放電保護回路。 14. 前記第1導電性層が、単位面積当たり約5オーム以下のシート抵抗を 有するn+ドープが為されたシリコンから成るシリサイドを含む、請求項13に 記載の静電気放電保護回路。 15. 前記絶縁層を通じて前記導電性層双方の間に形成されて、前記第1導 電性層及び前記第2導電性層の間に電気的導電性路を提供する複数接点から成る 第3行であり、前記第2行と実質的に平行すると共に、複数接点から成る前記第 1行とは違う方向へ向かって前記第2行からオフセットされて、各々が複数接点 から成る前記第2行及び前記第3行の間に必要とされる間隔を低減することから 成る第3行を更に備える、請求項10に記載の静電気放電保護回路。 16. 絶縁体によって分離された2つの部分的に重なっている低シート抵抗 の導電性層の間に複数の静電気放電導通接点を形成する方法であって、 複数の接点から成る第1行であり、その各接点が当該第1行における隣接接点 間から距離Lで隔たれていることから成る第1行を形成する段階と、 複数接点から成る前記第1行とはオフセットされた複数接点から成る第2行を 形成する段階であり、各々が複数接点から成る前記第1行及び前記第2行の間の 距離がLよりも小さくて、複数接点から成る前記第2行が静電気放電時に大量の 電流を導通させるように為されていることから成る段階と、 の諸段階を含む方法。 17. 複数接点から成る前記第2行が、複数接点から成る前記第1行と隣接 すると共に実質的に平行している、請求項16に記載の方法。 18. 複数接点から成る前記第2行における各接点が、前記第1行における 最も近接する2つの接点から距離Lで隔てられている、請求項17に記載の方法 。 19. 前記より低い導電性層が、単位面積当たり約5オーム以下のシート抵 抗を有するn+ドープが為されたシリコンから成るシリサイドを含む、請求項1 8に記載の方法。 20. 前記第1行とは反対側で複数接点から成る前記第2行とはオフセット された第3行を形成する段階であり、各々が複数接点から成る前記第2号及び当 該第3行の間の距離がLよりも小さくて、複数接点から成る当該第3行が静電気 放電時に電流を導通させるように為されていることから成る段階を更に含む、請 求項16に記載の方法。
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