JPS63228666A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体集積回路技術、さらには半導体装置
における多層配線に適用して特に有効な技術に関し、例
えばバイポーラ型スタティックＲＡＭにおけるメモリセ
ルと信号線の形成に利用して有効な技術に関する。

［従来の技術］ 従来、バイポーラ型スタティックＲＡＭにおいては、ア
ルミニウムの２層配線技術が適用されており、メモリア
レイ部に形成されるディジット線（もしくはデータ線）
は一層目のアルミニウム層により、またディジット線と
直交するワード線および保持電流線は二層目のアルミニ
ウム層により形成されていた（特願昭６０−１６９８０
８号）。

［発明が解決しようとする問題点〕 しかしながら、リソグラフィ技術の発展に伴い、素子加
工寸法が小さくなるにつれて、メモリアレイ部の寸法は
アルミニウム配線（以下アルミ配線と略す）のレイアウ
トルールによって決定されるようになってきた。すなわ
ち、スタティックＲＡＭではアクセス速度等からワード
線や保持電流線等に流すべき電流が決定されるが、所望
のアクセス速度を達成すべく電流を大きくすると配線抵
抗に起因する電位降下が大きくなったり、エレクトロマ
イグレーションが起き易くなる。そのため、加工技術の
微細化やＵ溝分離技術の採用、電極構造の改良等による
キャパシタ面積の低減に伴ってメモリセルの占有面積は
小さくできるようになっても、ワード線等の配線幅をあ
まり狭くすることができないので、アルミ配線がネック
となってメモリアレイの面積ひいてはメモリセルの寸法
の低減が困難になってきている。

この傾向は、メモリの大容量化に伴って今後ますます増
大し問題になると予想される。

また、メモリが大容量化されると、ワード線等の配線長
が長くなり、ますます電位降下量が大きくなりメモリセ
ルの動作マージンが低下したり、始端側のメモリセルと
終端側のメモリセルとで読出し速度が異なったりするお
それがある。

この発明の目的は、大規模半導体集積回路におけるチッ
プサイズの低減を図ることにある。

この発明の他の目的は、大規模半導体集積回路における
配線の電位降下量を低減し、かつエレクトロマイグレー
ションの発生を防止することにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。

［問題点を解決するための手段］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、例えばバイポーラ型スタティックＲＡＭにお
けるワード線のように回路素子が高密度に形成されてい
る半導体領域上に配設される同一信号に係る配線を、少
なくとも２重構造にして配設させるようにするものであ
る。

［作用］ 上記した手段によれば、配線の断面積を減らすことなく
配線幅を狭くすることができ、これによって回路占有面
積がアルミ配線の幅によって制約されることがないよう
にして、大規模半導体！Ａ積回路におけるチップサイズ
の低減を図るという」ユ記目的を達成することができる
。

［実施例］ 第１図には、ショットキバリアダイオードおよびコンデ
ンサが負荷抵抗と並列に接続されてなる第５図に示すよ
うなエミッタ結合形メモリセルからなるスタティックＲ
ＡＭに、本発明を適用した場合のメモリセルのレイアウ
トの一実施例が示されている。

第１図に示すようなレイアウトに従って配設されたメモ
リセルは、これを複数側方いに隣接する上下のメモリセ
ルと突き合わせるような形で密接して配設することによ
り、ワード線方向に沿ったメモリ行が構成される。また
、このようなメモリ行が左右方向に複数行配設されるこ
とにより、マトリックス状のメモリアレイが構成される
。

第１図において、符号５ＢＤ１．ＳＢＤ、で示されてい
るのは、ショットキバリアダイオードｄ□。

ｄ２の形成領域で、このショットキバリアダイオード形
成領域ＳＢＤ工、ＳＢＤ、に隣接して抵抗ｒ２Ｔｒ工の
形成領域Ｒ，，Ｒ４が各々設けられている。

この実施例ではダイオード形成領域ＳＢＤ、（ＳＢＤ、
）の上方に形成された一層目のアルミニウム層へΩ１１
（２４）が、抵抗形成領域Ｒｓ（Ｒｔ）の上方にも延設
されコンタクトホールＣ０ＮＴ□。

Ｃ０ＮＴ、にて半導体表面のＰ−型拡散層３４（第４図
参照）に接触されている。これによって、ショットキバ
リアダイオードｄｔ　（ａｔ）のアノード側端子および
抵抗ｒ’、　（ｒｚ）の一方の端子との接続が行われる
。

ダイオード形成領域５ＢＤ１，５ＢＤ２と抵抗形成領域
Ｒ，，Ｒ１に連続して、略コの字状をなすトランジスタ
ｑｘｖ　ｑｚの形成領域Ｑ、、Ｑ、が設けられている。

このトランジスタ形成領域Ｑ、、　Ｑ、の上記抵抗形成
領域Ｒ，，Ｒ工との隣接部分にはエミッタ領域Ｅ工□、
Ｅ２１が形成され、エミッタ領域Ｅ１１？Ｅ２１の上に
はポリシリコン層ｐｓ□０．ｐｓ、□がそれぞれ形成さ
れている。

トランジスタ形成領域Ｑ工、Ｑ２の他端には、それぞれ
コレクタ引出し領域ＣＮ１．ＣＮ、が設けられている。

そして、このコレクタ引出し領域ＣＮ、、ＣＮ２に隣接
する反対側のトランジスタの形成領域Ｑ、、Ｑ工内にベ
ース・コンタクト六Ｂ、、Ｂ１がそれぞれ設けられてい
る。上記コレクタ引出し領域ＣＮよ、ＣＮ２は、特に制
限されないが、ポリシリコン層ＰＳ工ｚ＋ｐｓ２ｚを介
してベース・コンタクト六Ｂ、、Ｂ□の上に形成された
ベース引出し電極ＡＱ２ｚ、ＡＱ□２に接続されている
。これによって、１ヘランジスタｑ１と９２のベース・
コレクタ間の交差結合が行われる。上記ベース引出し電
極ＡＱ１□、ＡＰ２□は、一層目のアルミニウム層によ
って形成されている。

さらに、上記コレクタ引出し領域ＣＮ□（ＣＮ　ｘとベ
ース・コンタクト六Ｂよ（Ｂ２）との間には、第２のエ
ミッタ領域Ｅ工ｚ（Ｅｘａ）が設けられている。このエ
ミッタ領域Ｅ　、、、　Ｅ、、の上には、ポリシリコン
層Ｐ　Ｓ　ｉｚ　、Ｐ　Ｓ　ｚｓがそれぞれ形成されて
いる。ポリシリコンＢｐｓ１．とｐｓ２．は、一層目の
アルミニウム層ＡＱ１．によって互いに接続されている
。

ダイオード形成領域５ＢＤ１（ＳＢＤ２）を挟んで、抵
抗形成領域Ｒ，（Ｒ工）と反対側には、エミッタ領域Ｅ
□□（Ｅ　Ｚ□）と隣接して、コンデンサ形成領域Ｈｚ
　Ｃ１（Ｈｘ　Ｃｘ）が設けられている。このコンデン
サ形成領域ＨｉＣ工（Ｈｉ　Ｃ２）を覆うように形成さ
れたコンデンサの電極層１８は、セル外側すなわちダイ
オード形成領域ＳＢＤ□（ＳＢＤｇ）の側方へ向かって
延設されている。そして、抵抗形成領域Ｒ，（Ｒ□）お
よびダイオード形成領域ＳＢＤ工（Ｓ　Ｂ　Ｄ、）を覆
うように形成された上記７）Ｌ／ミニウム層Ａｎ、１．
ＡＱ、１（２４）が、コンデンサ形成領域Ｈｉ　Ｃ，（
Ｈｉ　Ｃ，）の側に延設され、上記電極層１８と重なり
合うようにされており、開口部１９ａにて互いに接続さ
れている。

また、上記コンデンサ形成領域ＨｉＣ□（ＨｉＣ２）お
よびこれと隣接するエミッタ領域Ｅ１、（Ｅ２□）の上
方に、一層目のアルミニウム層からなるディジット線Ｄ
　（Ｉ１５）が配設され、ポリシリコン層ＰＳ１ｘ　（
Ｐ　Ｓ　ｚ□）に接触されている。

さらに、上記のようなレイアウトｌこ従って形成された
メモリセルの上方に、ディジット線り、１１１５と直交
するように、二層目のアルミニウム層からなるワード線
Ｗ１とスタンバイ電流が流される電流保持１ｉＡｓＴと
が、互いに並行して配設される。

上記ワード線Ｗ１には、スルーホールＴＨ１にてショッ
トキバリアダイオードｄ、（ｄ２）のアノード端子とし
てのアルミニウム層ＡＱ□１（ＡＱｚ□）が接続される
。なお、アルミニウム層ＡＱ２１は、隣接するメモリセ
ル内のショットキバリアダイオードｄ１のアルミニウム
層ＡＱ工、と一体に形成されることにより、ワード線Ｗ
□に接続される。

一方、電流保持線ＳＴにはスルーホールＴＨ。

にて、第２エミッタＥ、２．Ｂ２２の共通接続用アルミ
ニウム層ＡＱ１３が接触され、エミッタＥ１□またはＥ
２□の一方にスタンバイ電流が流れる。　　・さらに、
この実施例では、上記ワード線Ｗ１の上方に三層目のア
ルミニウム層からなる補強ワード線Ｗ２が配設されてい
る。この補強ワード線Ｗ２は二層目のアルミニウム層か
らなるワード線Ｗ□の幅よりも少し広く形成されている
。そして、ワード線Ｗ１とＷ２とはスルーホールＴＨ３
にて互いに接触されている。従って二層目のアルミニウ
ム層のみでワード線を構成した場合に比べて配線抵抗が
下がり電圧降下も少なくなる。また、三層目のアルミニ
ウム層からなるワード線Ｗ２を追加したことにより、三
層目のワード線Ｗ１の幅を、二層目のみの場合に比べて
狭くすることが可能となり、これによって、メモリセル
の占有面積を、加工寸法および素子特性から決定される
必要最小限の大きさにすることができるようになる。

また、ワード線がアルミの二層構造にされ、各メモリセ
ルごとに一箇所ずつスルーホールＴＨ。

にて互いに接触されているので、一方の配線が途中で断
線していても動作に支障を来たさない。

上記のようなメモリセルの周縁および対称的な素子の境
界にＮ＋埋込層を貫通するような深いトレンチ・アイソ
レーション領域Ｔ−ＩＳＯが形成されて、素子間分離が
行われているとともに、ダイオード形成領域ＳＢＤ、（
ＳＢＤ、）とコンデンサ形成領域ＨｉＣ□（Ｈｉ　Ｃ，
）との境界には、浅い１−レンチアイソレーション領域
ｑ工（第１図のハツチングの入っている箇所）が形成さ
れている。

すなわち、第２図において鎖線Ｆ□、Ｆ２で囲まれてい
る素子が、それぞれトレンチアイソレーション領域Ｔ−
Ｉｓ○によって囲まれてお互いに分離されている。

第２図には、第１図における■−■線に沿った断面すな
わち負荷抵抗と並行に接続されるショットキバリアダイ
オードおよびコンデンサ断面構造の一実施例が示されて
いる。

すなわち、Ｐ型車結晶シリコンのような半導体基板１の
上には、周囲をトレンチアイソレーション領域のような
分離領域９で囲まれた高濃度のＮ１型埋込層２が形成さ
れている。Ｎ＋型埋込層２上には、低濃度のＮ型半導体
領域１１と高濃度のＮ“型半導体領域１２がそれぞれ形
成され、Ｎ型半導体領域１１とＮ＋型半導体領域１２と
の間には、Ｎ型埋込層２に接するような深さにされた浅
いトレンチアイソレーション領域９が形成され。

両生導体領域１１．１２間を分離している。

半導体基板１の表面上に形成された酸化シリコン膜４に
は開口部４ａが、また、その上の絶縁膜１３と１４には
、開口部１５が上記高濃度Ｎ＋型半導体領域１２に対応
した位置にそれぞれ形成されている。この開口部１５の
内側からその周縁にかけては、タンタルオキサイド（Ｔ
ａ２０．）のような遷移金属酸化物からなる誘電率の高
い絶縁膜１７が形成されている。そして、この絶縁膜１
７の上には、タングステンやモリブデンのような高融点
金属もしくはそれらのシリコン化合物（ＷＳｉ、Ｍｏ５
ｉ）等からなる電極層１８が形成され、これによって、
電極層１８とＮ＋型半導体領域１２との間に、単位面積
当りの静電容量の大きなコンデンサが構成されている。

一方、Ｎ＋型埋込層２上の低濃度Ｎ型半導体領域１１表
面の絶縁膜１３．１４にはコンタクトホール２０が形成
され、このコンタクトホール２゜の内側の半導体領域１
１の表面には、ＰｔＡＱ。

Ｓｉのようなシリコンに対するバリア高さφ８の小さな
三元系金属からなる電極層２１とアルミニウム層２４が
設けられている。この電極層２１は、例えば半導体領域
１１の表面に先ず白金シリサイド（ＰｔＳｉ）ｍを形成
した後、アルミニウム層２４を蒸着してからシンタリン
グ（５００℃程度の温度で熱処理）を施すことによって
、アルミニウムと白金シリサイドとを反応させて形成す
ることができる。

すなわち、この実施例では、上記コンデンサの側の電極
層１８の上（電極層１８の外側では絶縁膜１４の上）に
、ＰＳＧ　（リン・シリケート・ガラス）膜のような絶
縁膜１９が形成され、この絶縁膜１９に上記電極層２１
に対応して開口部２０が形成される。そして、上記ＰＳ
Ｇ膜１膜上９上続用アルミニウム層２４が形成され、開
口部２０にて上記コンデンサのショットキバリアダイオ
ードの極層２１との接続が行われるようになっている。

上記アルミニラ１１層２４の上方には層間絶縁膜２６を
介して、ワード線Ｗ工となる二層目のアルミニウム層２
７が形成され、さらに、アルミニウム層２７の上には層
間絶縁膜２６を介して補強ワード線Ｗ２となる三層目の
アルミニウム層２９が形成されている。

上記実施例においては、トレンチアイソレーシ−ヨン領
域９で囲まれたＮ＋型埋込層２の上に、電極構造の異な
るコンデンサとショットキバリアダイオードが形成され
ている。そのため、コンデンサとショットキバリアダイ
オードをそれぞれ別個の位置に形成する場合に比べて、
分離領域の分だけ高集積化が可能となる。

さらに、Ｎ＋型半導体領域１２を形成するためにはＮ型
不純物をドープしてからＮ＋型埋込層２に達するように
深く熱拡散させる必要があるが、そのときコンデンサが
形成される半導体領域１２とダイオードが形成される半
導体領域１１との間にトレンチアイソレーション領域９
がないと、横方向にも拡散するので、コンデンサ側のＮ
＋型半導体領域１２とダイオードの電極層との接触を防
止するには、予めＮ＋型埋込層２上の半導体領域の面積
を大きくしておかなければならない。これとともに、Ｎ
型不純物の打込みマスクと、Ｎ型半導体領域１１の開口
部を形成するマスクとの合せ余裕も持たせておかなけれ
ばならない、従って。

コンデンサ形成領域およびダイオード形成領域の占有面
積がかなり大きくなる。

これに対し、上記実施例では、Ｎ型半導体領域１１とＮ
＋型半導体領域１２との間が浅いトレンチアイソレーシ
ョン領域９で分離されているため、横方向への不純物の
拡散を考える必要がない。

そのため、Ｎ＋半導体領域１２の面積を小さくすること
ができるとともに、Ｎ型不純物打込みマスクの合せ余裕
を考慮する必要もない。これによって、Ｎ＋型埋込層２
およびその上の半導体領域の面積すなわちダイオードお
よびコンデンサの占有面積が大幅に低減され、高集積化
が可能となる。

第３図には第１図における■−■線に沿った断面摺造が
示されている。

すなわち、コンデンサの電極層１８をＮ＋型半導体領ｆ
！１１２（コンデンサ形成領域Ｈｉｅ）の外側に延設さ
せ、かつ電極層１８の上にＰＳＧ膜１９を被着し、上記
電極延設部に対応して開口部１９ａを形成してダイオー
ド側から延設されたアルミニウム層２４と接触させであ
る。そのため、コンデンサの電極層１８を構成する高融
点金属が。

その上に蒸着されたアルミニウム層２４と反応しても、
接触がコンデンサの外側で行われているので反応がＮ＋
型半導体領域１２の表面まで達することがない。しかも
、Ｎ＋型半導体領域１２の表面の電極層１８の上方はＰ
ＳＧ膜１９で被覆されている。従って、半導体領域１２
の上方にて電極Ｍ１８とアルミニウム層２４との接触を
図るようにした場合に比べて大幅にコンデンサ部分の耐
熱性が向上される。

さらに、上記実施例では、コンデンサとなるＮ１型半導
体領域１２の上方のＰＳＧＷＸ１９上に、ディフッ１−
線Ｄ　（ｒ５）となるアルミニウム配線層が形成されて
いる。そのため、上記のごとくコンデンサの１ｔｔｐｉ
層１８を外側に延設させてアルミニウム層２４との接触
を図るようにしても何らセル面積が増大されることがな
く、むしろセル面積を低減することができる。

つまり、従来のショットキバリアダイオードを有するエ
ミッタ結合形のメモリセルでは、一般にディジット線り
、Ｉ５下に素子の形成されていない比較的大きな未形成
領域が生じていたにれに対し、上記実施例では、ディジ
ット線下に積極的にコンデンサを形成し、アルミニウム
層との接触は外側で行うようにしている。そのため、余
分な未形成領域がほとんど生じなくなって、その分だけ
セル面積が低減され、高集積化が可能となる。

第４図には、竿１図におけるＩＶ−ＩＶ線に沿った断面
が示されている。

同図において、３１は第５図に示すメモリセルのトラン
ジスタｑ１（もしくはｑｚ）のベース領域となるＰ＋型
半導体領域、３２ａ、３２ｂはＩ−ランジスタワ工（ｑ
２）のエミッタ領域となるＮ＋型半導体領域、そして３
３はトランジスタ（１１（ｑｚ）のコレクタ引き上げ口
となるＮ＋型半導体領域である。

特に制限されないが、この実施例では、エミッタ領域３
２ａ直下と３２ｂ直下のベース厚を変えることにより、
各々のｈＦＥ（直流電流増幅率）が最適になるようにさ
れている。

また、ショットキバリアダイオードｄ１（もしくはｄＸ
）を構成するＮ型半導体領域１１は、トランジスタｑえ
（ｑ２）のコレクタ領域となるＮ＋型埋込層２の上に形
成され、このＮ型半導体領域１１とベース領域３１との
間には、負荷抵抗ｒ２（もしくはｒｚ）となる浅いＰ−
型半導体領域３４が形成されている。半導体領域１１と
３４との間には、！−レンチアイソレーション領域９が
設けられている。とのトレンチアイソレーション領域９
は、第２図に示すように、途中で深いトレンチアイソレ
ーションから浅いトレンチアイソレーション（ハツチン
グで示す箇所）に変わるようにされている。これによっ
て半導体領域１１とトランジスタｑｉのコレクタ領域と
を接続するＮ＋型埋込層２の断面積を変え、ダイオード
ｄ４と直列に入る抵抗の値を調節するようになっている
。

さらに、この実施例では、ベース領域３１とコレクタ引
出し口３３との間にも浅いｊ・レンチアイソレーション
領域９が形成されている。

ショッ１−キバリアダイオードｄ１（ｄ２）となるＮ型
半導体領域１１から負荷抵抗となるＰ−型半導体領域３
４の表面にかけての絶縁膜１３，１４゜１９上にアルミ
ニウム層２４が形成され、コンタクトホール２０にてシ
ョットキバリアダイオードの電極層２１と接触されてい
る。そして、アルミニウム層２４の延長部が図示しない
箇所でＰ−型半導体領域３４の表面に接触されることに
よってダイオードｄ１（ｄ２）のアノード側端子と抵抗
ｒ、（ｒ、）の一方の端子との接続が行われている。

ま°た、ベース領域３１の表面の絶縁膜１３．１４に形
成されたコンタクトホール２０ｂには、ペース引出し電
極となるアルミ電極２４ｂが形成されている。

一方、エミッタ領域３２ａ、３２ｂおよびコレクタ引出
し口３３に対応して、基板表面の絶縁膜１３．１４に形
成されたコンタクトホール２０ｃ〜２０ｅには、ポリシ
リコン電極３６ａ〜３６ｃが形成され、このポリシリコ
ン電極３６ａ〜３６Ｃの上に絶縁膜１９を介してアルミ
電極２４ｃ〜２４ｅが形成されている。

なお、第１図における■−■線およびＩＶ−ＩＶ線に沿
った断面を示す第３図と第４図においては一層目のアル
ミニウム層よりも上方の層間絶縁膜２６．２８を省略し
て示しである。

第６図には、本発明を第１図に示されているものと同じ
レイアウトのメモリセルからなるスタティックＲＡＭに
対して適用した第２の実施例が示されている。

この実施例では、一対のディジット線り、Ｄが一層目の
アルミニウム層で形成され、ワード線Ｗおよび保持電流
線ＳＴが各々二層目と三層目のアルミニウム層で形成さ
れている。そして、二層目と三層目アルミニウム層から
なるワード線Ｗ１とＷ２とはスルーホールＴＨ，にて、
また二層目と三層目のアルミニウム層からなる保持電流
線ＳＴ。

とＳｒ１は、スルーホールＴＨ４にて互いに接触されて
いる。なお、実施例では各配線の間隔をリソグラフィ技
術で決まる最小寸法にすると共に、メモリセルの有する
幅の範囲でできるだけ配線抵抗を減らすつまり断面積を
大きくするため二層目と三層目の配線を略等しく形成し
である。

第７図には、本発明の第３の実施例が示されている。こ
の第３の実施例では、ディジット線り。

Ｄが、一層目のアルミニウム層と二層目のアルミニウム
層で形成され、ワード線Ｗおよび保持電流線ＳＴが三層
目と四層目のアルミニウム層で形成されている。一層目
と二層目のディジット線Ｄ１゜Ｄ　ｚ　（Ｄ　１．ｒ５
２　）　Ｌｔ　Ｘ　）Ｌ／−ホー　ＪＬ／　Ｔ　Ｈｓ　
ニ”Ｃ互イＩｃ接触されている。ＴＨ，、ＴＨ４は第２
の実施例と同様、上下のワード線および電流保持線ＳＴ
を接触させるためのスルーホールである。

この実施例においては、配線抵抗を減らすと共に、ディ
ジット線に流す電流を増やして高速化を図ることが可能
となる。

なお、ディジット線、電流保持線を何層目と何層目で形
成するかは任意であり、実施例に限定されるものでない
。また、メモリセルの構成やレイアウトも第１図の実施
例に限定されない。さらに、二層に限定されず三層以上
としてもよい。

以上説明したように上記実施例は、バイポーラ型スタテ
ィックＲＡＭにおいて、メモリアレイ部のセル上に配設
される信号線のうち少なくともワード線を二重構造にし
たので、配線の断面積を減らすことなく配線幅を狭くす
ることができ、これによって回路占有面積がアルミ配線
の幅によって制約されることがないという作用により、
メモリアレイ部ひいてはメモリセルの占有面積を低減し
、ＲＡＭのチップサイズを縮小できるという効果がある
。

また、メモリアレイ部のセル上に配設される信号線のう
ち少なくともワード線を二重構造にしたので、一層のみ
の場合に比べて配線抵抗が低減されるという作用により
、配線の電位降下量を低減し、かつエレクトロマイグレ
ーションの発生を防止できるという効果がある。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば上記実施例では、
高密度のメモリアレイ部に配設されるワード線、電流保
持線およびディジット線に適用した場合について説明し
たが、メモリアレイ部以外の例えばワード線駆動回路や
センスアンプ回路部等に配設される信号線に対して適用
することもできる。また、配線の材料もアルミニラ１１
に限定されるものでない。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるバイポーラ型スタテ
ィックＲＡＭの信号線に適用した場合について説明した
が、この発明はそれに限定されるものでなく、電源ライ
ンその他生導体集積回路における配線一般に利用するこ
とができる。

［発明の効果］ 本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。

すなわち、大規模半導体集積回路におけるチップサイズ
の低減を図るとともに、配線の電位降下量を低減し、か
つエレクトロマイグレーションの発生を防止することが
できる。

【図面の簡単な説明】

第１図は、本発明をバイポーラ型スタティックＲＡＭに
適用した場合のメモリセルのレイアウトの一実施例を示
す平面図、 第２図は、第１図における■−■線に沿った断面図、 第３図は、第１図における■−■線に沿った断面図、 第４図は、第１図におけるＩＶ−ＩＶ線に沿った断面図
。 第５図は、本発明が適用されるのに好適なメモリセルの
構成例を示す回路図。 第６図は、本発明の第２の実施例を示すメモリセルの平
面図、 第７図は、本発明の第３の実施例を示すメモリセルの平
面図である。 １・・・・半導体基板、２・・・・Ｎ＋型埋込層、４・
・・・絶縁膜、９．９’　、９”・・・・トレンチアイ
ソレーション領域、１１・・・・ダイオード形成領域（
Ｎ型半導体領域）、１２・・・・コンデンサ形成領域（
Ｎ＋型半導体領域）、１３゜１４．１９・・・・絶縁膜
、１５．２０・・・・開口部、１７・・・・絶縁膜（コ
ンデンサの誘電体）、１８・・・・コンデンサの電極層
、２１・・・・電極層、２４，２７．２９・・・・アル
ミニウム層、３１・・・・ベース領域、３２ａ、３２ｂ
・・・・エミッタ領域、３３・・・・コレクタ引出し口
、９０．ｑ２・・・・マルチエミッタ・１ヘランジスタ
、ｄ、、ｄ、・・・・ショットキ・バリア・ダイオード
、ｒ□Ｔ　ｒ２・・・・負荷抵抗、Ｄ、Ｄ・・・・ディ
ジット線、Ｗ・・・・ワード線、ＳＴ・・・・保持電流
線、Ｑ、、　Ｑ２・・・・１ヘランジスタ形成領域。 ＳＢＤ工、ＳＢＤ、・・・・ショットキ・バリア・ダイ
オード形成領域、Ｒ工、Ｒ２・・・・抵抗形成領域、Ｈ
ｉＣ工、ＨｉＣ，・・・・コンデンサ形成領域。 第　　１　　図 第　　２　　図 第　　３　　図 第　　４　　図 発！ 第　　３　　図 ＩＥ 第　　７　　図

Claims (1)

1. 【特許請求の範囲】 １、回路素子が高密度に形成された半導体領域の上方に
   配設される同一信号に係る配線を、少なくとも多層構造
   としたことを特徴とする半導体集積回路装置。 ２、上記多層構造の配線は、上層と下層が、両者を隔絶
   する絶縁膜に形成されたスルーホールにて互いに接触さ
   れてなることを特徴とする特許請求の範囲第１項記載の
   半導体集積回路装置。 ３、上記多層構造の配線は、スタティック型半導体記憶
   装置における選択線であることを特徴とする特許請求の
   範囲第１項もしくは第２項記載の半導体集積回路装置。