JPS6231154A

JPS6231154A - 半導体装置

Info

Publication number: JPS6231154A
Application number: JP60169808A
Authority: JP
Inventors: Akihisa Uchida; 明久内田; Ichiro Mitamura; 三田村　一郎; Keiichi Higeta; 恵一日下田; Katsumi Ogiue; 荻上　勝己; Kunihiko Yamaguchi; 邦彦山口; Takeo Shiba; 健夫芝; Taijo Nishioka; 西岡　泰城; Noriyuki Sakuma; 憲之佐久間; Hiroshi Jinriki; 博神力; Kiichiro Mukai; 向　喜一郎
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1985-08-02
Filing date: 1985-08-02
Publication date: 1987-02-10

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［技術分野］この発明は、半導体技術さらには半導体装置における容
量およびダイオードの形成に適用して有効な技術に関し
、例えばバイポーラ型スタティックＲＡＭにおけるメモ
リセルの形成に利用して有効な技術に関する。

［背景技術］従来、バイポーラ型メモリのメモリセルの構成としては
、第７図に示すようなエミッタ結合形メ牟リセルが一般
的であった。これに対し、第７図に示すセル内のダイオ
ードｄｌ＋ｄ２と並列にコンデンサＣ１＊Ｃ２を接続す
ることにより、読出し速度の高１化を図るとともにメモ
リセルの動作余裕度を向上させて耐α線強度を高くする
ようにしたメモリセル（第５図参照）が提案されている
（特開昭５３−４３４８５号）。

上記出願の実施例には、ダイオードｄ１．ｄ２をショッ
トキバリアダイオードで形成し、かつこれと並列に接続
されるコンデンサをショットキバリアダイオードの寄生
容量で形成したものが示されている。しかしながら、こ
のショットキバリアダイオードの寄生容量を利用して並
列なコンデンサを形成する方法にあっては、コンデンサ
として比較的大きな容量が必要であるため、ショットキ
バリアダイオードの占有面積が大きくなる。その結果、
バイポーラメモリの高集積化が難しいという欠点があっ
た。

そこで、エミッタ結合形メモリセルにおけるショットキ
バリアダイオードと並列に接続されるコンデンサとして
、遷移金属の酸化物を誘電体として用いたものを利用す
ることにより、メモリセルの占有面積を低減できるよう
にした発明が提案されている（特開昭５９−１４９０４
７号）。

しかしながら、この発明に示されている実施例では、第
８図に示すように同一の半導体領域１０の片側の表面に
陽極電極２５を接触させて、ショットキバリアダイオー
ドを形成する。そして、残る反対側の半導体領域１０の
表面には遷移金属酸化物からなる絶縁膜１７を形成し、
その上に上記陽極電極２５を延設させることによってコ
ンデンサを形成している。このような同一半導体領域１
０上にショットキバリアダイオードとコンデンサを形成
する方法にあっては、所望の順方向電圧Ｖ２を有するシ
ョットキバリアダイオードを形成するために、不純物濃
度を低くしてやる必要がある。

しかし、半導体領域１０の濃度を下げると、コンデンサ
の部分ではコンデンサと直列に抵抗が入ることになるた
め、読出し速度が遅くなってしまう。

一方、半導体領域１０の不純物濃度を高くして、コンデ
ンサと直列に入る抵抗成分の抵抗値を下げるようにする
と、ショットキバリアダイオードの側では所望の順方向
電圧が得られなくなるという不都合がある。

［発明の目的］この発明の目的は、互いに並列に接続されたダイオード
とコンデンサを有するメモリセルにおける読出し速度の
高速化および動作余裕度の向上を図ることにある。

この発明の他の目的は、互いに並列に接続されたダイオ
ードとコンデンサを有する半導体装置の高集積化を図る
ことにある。

この発明の他の目的は、互いに並列に接続されたダイオ
ードとコンデンサを有する半導体装置における歩留まり
の向上を図ることにある。

この発明の他の目的は互いに並列に接続されたダイオー
ドとコンデンサを有する半導体装置の耐熱性を向上させ
ることにある。

この発明の他の目的は、互いに並列に接続されたダイオ
ードとコンデンサを有する半導体装置における素子の特
性のバラツキを低減することにある。

この発明の他の目的は、互いに並列に接続されたダイオ
ードとコンデンサを有する半導体装置におけるデバイス
の信頼性を向上させることにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明かにな
るであろう。

［発明の概要］本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、分離領域で囲まれた高濃度埋込層の上の半導
体領域内に比較的濃度の低い半導体領域と濃度の高い半
導体領域を設け、このうち高濃度の半導体領域の表面に
はタンタルオキサイド（Ｔａ２０ｓ）のような誘電率の
高い遷移金属酸化物からなる絶縁膜を介して高融点金属
層を形成してコンデンサとする。また、上記低濃度の半
導体領域の表面の絶縁膜己は開口部を設けてその内側に
φＢの小さな金属層を形成し、この金属層の上にバリア
電極層を形成してショットキバリアダイオードとする。

これによって、別個の半導体領域にそれぞれコンデンサ
とダイオードを形成する場合に比べて占有面積を少くな
くして高集積化を図るとともに、同一濃度の半導体領域
の上に同一構造（もしくは材料）の電極を有するコンデ
ンサとダイオードを形成した場合に比べて、コンデンサ
の周波数特性およびダイオードの順方向電圧特性等を大
幅に改善して、メモリセルの読出し速度の高速化と動作
余裕度の向上を図るとともに、耐熱性を向上させかつ特
性のバラツキを小さくするという上記目的を達成するも
のである。

以下図面を用いてこの発明を具体的に説明する。

［実施例］第１図には、本発明をエミッタ結合形メモリセルにおい
て負荷抵抗と並列に接続されるショットキバリアダイオ
ードおよびコンデンサの形成に適用した場合の一実施例
が示されている。

Ｐ型車結晶シリコンのような半導体基板１の上には１周
囲をトレンチアイソレーション領域のような分離領域９
で囲まれた高濃度のＮ＋型埋込層２が形成されている。

Ｎ＋型埋込層２上には、低濃度のＮ型半導体領域１１と
高濃度のＮ生型半導体領域１２がそれぞれ形成されてい
る。　　゛半導体基板１の表面上に形成された絶縁膜１
３と１４には、上記高濃度Ｎ＋型半導体領域１２に対応
した位置に開口部１５が形成されている。この開口部１
５の内側からその周縁にかけては、タンタルオキサイド
（Ｔ　ａ　２０５）のような遷移金属酸化物からなる誘
電率の高い絶縁膜１７の上に、タングステンやモリブデ
ンのような高融点金属もしくはそれらのシリコン化合物
（ＷＳｉ、Ｍｏ５ｉ）等からなる電極層１８が形成され
、この電極層１８とＮ＋型半導体領域１２との間に、単
位面積当りの静電容量の大きなコンデンサが構成されて
いる。

一方、Ｎ＋型埋込層２上の低濃度Ｎ型半導体領域１１表
面の絶縁膜４，１３．１４には、比較的小さなコンタク
トホール２０が形成され、このコンタクトホール２０の
内側の半導体領域１１の表面には、白金もしくはパラジ
ウムのような金属を蒸着してから熱処理を施すことによ
り形成されたＰｔＳｉ、Ｐｄ２ＳｉのようなφＢの小さ
なメタルシリサイドからなる電極層２１・が設けられて
いる。

さらに、この実施例では、上記コンデンサの側の電極層
１８の上（電極層１８の外側では絶縁膜１４の上）に、
ＰＳＧ　（リン・シリケート・ガラス）膜のような絶縁
膜１９が形成され、この絶縁膜１９には、上記電極層Ｉ
８と２１に対応して開口部２２が形成されている。そし
て、上記開口部２０の内側の電極層２１の表面に接触す
るように、チタンタングステン（Ｔｉｅ）やＴｉＮ、Ｔ
ｉＳｉのようなチタンを含む金属化合物からなるバリア
電極層２３が形成されて、ショットキバリアダイオード
が構成されている。このバリア電極層２３の一端は上記
コンデンサの上方まで延設され、上記開口部２２にてコ
ンデンサの電極層１８に接触されている。また、上記バ
リア電極層２３の上にはアルミニウム層２４が形成され
、バリア電極層２３とアルミニウム層２４とによって、
ショットキバリアダイオードの陽極側電極とコンデンサ
の一方の電極との接続が行なわれている。

上記実施例においては、トレンチアイソレーション領域
９で囲まれたＮ中型埋込層２の上に、電極構造の異なる
コンデンサとショットキバリアダイオードが形成されて
いる。そのため、コンデンサとショットキバリアダイオ
ードをそれぞれ別個の位置に形成する場合に比べて、分
離領域の分だけ高集積化が可能となる。しかも、各々電
極構造が異なるので、コンデンサの部分では例えば特性
劣下につながる耐熱性を良くするような電極材料を用い
、またショットキバリアダイオードの部分では電流−電
圧特性が最もメモリセルに適した特性を示すような電極
材料を使用する。これにより、同一電極を有するコンデ
ンサとダイオードに比べて、各素子の特性を各々独立に
向上させることができ、従来のように一方の特性を向上
させようとすると、他方の素子の特性が悪くなるという
ようなことがない。

また、上記実施例では、コンデンサが形成される半導体
領域１２の不純物濃度が、ダイオードが形成される半導
体領域１１の不純物濃度よりも高くされていＳ、従って
、ダイオードの部分では半導体領域１１を低濃度に抑え
ることにより所望の順方向電圧ｖＦを得ることができる
。しかも、コンデンサの部分では半導体領域１２の濃度
を高くすることにより、コンデンサと直列に接続される
抵抗の値を小さくすることができる。これによって、コ
ンデンサの高周波特性が良好になる。

上記実施例では、コンデンサが形成される半導体領域１
２とダイオードが形成される半導体領域１１の下端がＮ
＋型埋込層２に接触されている。

そのため、コンデンサとダイオードの並列接続を簡単に
行なえるとともに、このＮ＋型埋込層２を第６図に示す
マルチエミッタ・トランジスタｑ１（もしくはｑ２）ト
ランジスタのコレクタ領域としてのＮ＋型埋込層２に連
続させてやれば、トランジスタ（１１（（１２）と、コ
ンデンサＣＩ　　（ｅ２）およびダイオードｄ、（ｄ２
）とを接続するための配線抵抗を減らすことができる。

さらに、上記実施例では、コンデンサの電極層１８とし
て高融点金属を用いているので、耐熱性に優れ、プロセ
スの途中で加えられる熱から非常に薄く形成された誘導
体としての絶縁膜１７を保護して、電極層１８と絶縁膜
（Ｔａ２０ｓ）１７との反応を防止できる。また、特に
電極層１８としてタングステンを、また絶縁膜１７とし
てタンタルオキサイドを用いた場合、タングステンはタ
ンタルオキサイドと非常に反応しにいくので、電極層１
８と下方の半導体領域１２との短絡が生じにくくなる。

また、上記実施例では、ショットキバリアダイオードの
電極接触用の開口部２０がトレンチアイソレーション領
域９の端部すなわちバーズビークの部分から離れた位置
に形成されている。従って、分離領域のバーズビークを
利用して自己整合的に開口部２０を形成する場合に比べ
て、マスクの合せ余裕の分だけ集積度が下がるおそれが
ある。しかしながら、基板表面の絶縁膜に対する開口部
は、ドライエツチングを利用して形成すればかなり小面
積に形成してやることができる。

一方、上記開口部２０をバーズビークを利用してウェッ
トエツチングで形成すると、ウェットエツチングの条件
によって、開口部の面積が大きくばらついてしまう。し
かも、バーズビーク自体がその形成プロセスの条件によ
って成長の度合が異なるため、バーズビークを利用して
開口部を形成する場合には、開口部のばらつきが大きく
なる。

しかるに、ショットキバリアダイオードはその面積によ
って順方向電圧Ｖ、が変動する。従って。

ショットキバリアダイオードの面積すなわち開口部２０
の大きさを小さくするほどプロセスのばらつきによる順
方向電圧ｖＦの変動が大きくなる。

そのため、バーズビークを利用して開口部を構成する方
法ではショットキバリアダイオードの面積をそれほど小
さくすることができない。

これに対し、上記実施例のようにバーズビークから離し
て開口部２０を形成しておけば、プロセスによる開口部
の面積すなわちｖＦのばらつきも小さくできる。

しかも、本発明者らが知得したところによると、ショッ
トキバリアダイオードを構成する半導体領域１１の表面
に接触される金属のφＢが小さければ、開口部２０の面
積をかなり小さくしてもメモリセルの動作に必要な所望
の順方向電圧ｖＦが得られる。そこで、上記実施例では
、半導体領域１１の表面の電極層２１として、φＢが０
．９ｅＶ以下の白金シリサイド（ＰｔＳｉ）やパラジウ
ムシリサイド（ＰｄｚＳｉ）を用いることによって開口
部２０の面積を小さくできるようにしている。

従って、ドライエツチングによって小さな開口部２０を
形成してやれば、バーズビークを利用して開口部２０を
形成する場合に比べて集積度が下がることはなく、むし
ろ集積度を向上させることさえ可能となる。その上、プ
ロセスによる開口部２０の面積のばらつきもかなり小さ
くなるので。

ショットキバ１）アダイオードの順方向電圧Ｖアのばら
つきも小さくなる。

さらに、上記実施例では、ショットキバリアダイオード
のバリア電極２３がコンデンサ形成領域（１２）の上方
まで延設されているため、絶縁膜１９上からはがれにく
いという利点がある。すなわち、上記実施例の構造にお
いて、コンデンサの電極層１８とショットキバリアダイ
オードのバリア電極２３との接続を行なう場合、上記の
ごとくバリア電極２３を延設させる方法以外にも、例え
ばコンデンサの電極層１８をダイオードの上方へ延設さ
せてバリア電極層に接触させる方法と、上層のアルミニ
ウム層２４で直接コンデンサの電極層１８とバリア電極
２３間を接続する方法が考えられる。しかし、チタンタ
ングステンのようなチタンを含む金属もしくは半導体層
は、ＰＳＧ膜のような絶縁膜となじみ易いことが知られ
ている。

従って、上記実施例のように、バリア電極２３をコンデ
ンサの上方へ延設させて接続を図る方法が。

その接続用配線層の絶縁膜１９からのはがれのおそれは
最も少ないという利点がある。

なお、バリア電極２３をコンデンサ側へ延設して、コン
デンサの電極を兼ねるようにする方法も考えられる。し
かし、この方法は、タングステンのような高融点金属を
コンデンサの電極材料とした上記実施例に比べて、耐熱
性および誘電体としての絶縁膜（タンタルオキサイド層
）１７の保護の面で劣る。

また、上記実施例では、コンデンサの電極層１８の上に
ＰＳＧ膜のような絶縁膜１９が形成され。

これに形成された開口部２２にて、ダイオードの側から
延設されたバリア電極層２３が接触されるようになって
いる。これによって、配線形成用マスクの合せ余裕を小
さくして高集積化を図っても、配線間短絡による歩留り
の低下が防止される。

つまり、コンデンサの電極層１８の上に絶縁膜１９がな
い場合に、アルミ配線形成用マスクの合せ余裕を充分に
とらないと、マスクずれによってアルミのバターニング
の際に、第１図に破線で示すごとく、電極層１８とこれ
に隣接するアルミ配線ＡＱとし間隔が狭くなって短絡が
生じるおそれがある。これに対し、上記実施例では、コ
ンデンサの電極層１８の上に絶縁膜１９が形成されてい
るため、アルミ配線層間がプロセスで許容される最小寸
法に保たれている限り、多少マスクずれを起こしても、
アルミ配線層ＡＱとコンデンサの電極層１８との間は絶
縁膜１９で隔絶されるので、配線層間の短絡は生じない
。

次に、第１図に示すような構造のコンデンサおよびダイ
オードを形成するためのプロセスの一実施例を第２図を
用いて説明する。

先ず、Ｐ型車結晶シリコンからなる半導体基板１の表面
に、酸化シリコン膜等をマスクにして選択的にＮ型不純
物を導入して、Ｎ＋型埋込層２を形成する。Ｎ＋型埋込
層２の上には気相成長法によりＮ−型エピタキシャル層
３を形成した後、熱酸化を行なって酸化シリコン膜４を
形成する。それから、酸化シリコン膜４の上に窒化シリ
コン膜をＣＶＤ法等により被着した後、この窒化シリコ
ン膜をマスクにして素子の境界（コンデンサおよびダイ
オードの周囲）に相当する部分に、異方性ドライエツチ
ング等によって、上記Ｎ中型埋込層２を貫通して半導体
基板１の表面まで達するような溝を構成する。そして、
溝の底部にイオン打込み法によってＰ型不純物を導入し
て、チャンネルストッパ層５を形成する。

しかる後、熱酸化を行なって溝の内壁に酸化シリコン膜
を形成し、さらに必要に応じて窒化シリコン膜等の被着
を行なったりして、溝内に絶縁膜６を形成する。それか
ら、ポリシリコンを全面的に被着した後、エッチバック
を行なって絶縁膜５の内側の溝内にポリシリコン７を残
す。そして、熱酸化を行なってポリシリコン７の表面に
酸化シリコン膜８の蓋をしてから、マスクとなった窒化
シリコン膜を除去すると、トレンチアイソレーション領
域９によって分離された素子形成領域１０が形成されて
、第２図（Ａ）に示す状態となる。

次に、窒化シリコン膜等をマスクにして、コンデンサを
形成すべき部分のエピタキシャル層３内に、イオン打込
み法等によってＮ型不純物を導入し、Ｎ＋型埋込層２ま
で達するような高濃度のＮ“型半導体領域１２を形成す
る。しかる後、フォトレジスト被膜等をマイクにしてイ
オン打込法によって、ショットキバリアダイオードが形
成されるべきエピタキシャル層３内にＮ型不純物を導入
し、比較的低濃度のＮ型半導体領域１１を形成して第２
図（Ｂ）の状態となる０図面ではＮ型半導体領域１１が
Ｎ＋型埋込層２まで達しているが、必ずしもＮ＋型埋込
層２まで達する必要はない。

上記Ｎ小型半導体領域１２は、第４図に示すトランジス
タのコレクタ引上げ口となるＮ＋型半導体領域３３と同
時に形成することができる。これによってプロセスが簡
略か化される。

なお、この実施例では、ダイオードを形成するためのＮ
型半導体領域１１の構成をコンデンサを構成するための
Ｎ＋型半導体領域１２の形成の後で行なっているが、Ｎ
＋型半導体領域１２の形成をＮ型半導体領域１１の形成
の後で行なうようにしてもよい。また、Ｎ−型エピタキ
シャル層のままにしておいてもよい。

第２図（Ｂ）の状態の後は、基板表面全体に窒化シリコ
ン膜１３とＰＳＧ膜１４をＣＶＤ法により全面的に被着
する。それから、ドライエツチングによって、上記Ｎ＋
型半導体領域１２に対応して上記ＰＳＧ膜１４とその下
の窒化シリコン膜１３に開口部１５を形成する。そして
、次に熱酸化を行なって、開口部１５の内側に露出され
た酸化シリコン膜４の上記エツチングによるダメージを
回復させる。なお、ウェットエツチングにより開口部１
５を形成してもよく、この場合、熱酸化は必ずしも行な
う必要はな・い。しかる後、開口部１５の内側の酸化シ
リコン膜４にこれよりもひと回り小さな開口部１６を形
成して、第２図（Ｃ）の状態になる。

次に、前洗浄を行なってから、タンタルオキサイド（Ｔ
ａ２０ｇ）のような絶縁膜１７を７５Ａ程度の厚みで全
面的に被着した後、熱処理を施す。

これによって、Ｎ＋型半導体領域１２の表面の極めて薄
い絶縁膜１７に生じているピンホールが熱酸化膜で塞が
れる。それから、タングステンのような高融点金属から
なる電極層１８を全面的に被着した後、ドライエツチン
グによって上記電極層（Ｗ層）１８とその下の絶縁膜（
Ｔａ２０Ｂ膜）１７を選択的に除去し、Ｎ＋型半導体領
域１２の表面とその周縁にのみ電極層１８と絶縁膜１７
を残し、第２図（Ｄ）の状態となる。

しかる後、基板表面にＰＳＧ膜のような層間絶縁膜１９
をＣＶＤ法により全面的に被着する。そして、熱処理を
行なって絶縁膜（ＰＳＧ膜）１９を焼き締めてから、シ
ョットキバリアダイオードが形成されるＮ型半導体領域
１１の表面の上記絶縁膜１９、ＰＳＧ膜１４、窒化シリ
コン膜１３、および酸化シリコン膜４にコンタクトホー
ル２０を形成する。このコンタクトホール２０の形成は
、第４１！Ｉに示すトランジスタの部分のベース、エミ
ッタ、コレクタの各領域に対するコレクタホール２０ｂ
〜２０ｅの形成と同時に行なうことができる。

一コンタクトホール２０を形成した後は、基板上にパラ
ジウム（もしくは白金）を全面的に蒸着してから、２５
０℃の温度で１０分間熱処理を行なう。すると、コンタ
クトホール２０の内側のＮ型半導体領域１１の表面のパ
ラジウムのみシリコンと反応してパラジウムシリサイド
（Ｐｄ２Ｓｉ）からなる薄い電極層２１が形成される。

次に、ウェットエツチングを行なうと、コンタクトホー
ル２０の内側の電極層（Ｐｄ２Ｓ　ｉＭ）２１以外の未
反応パラジウムが除去されて、第２図（Ｅ）の状態とな
る。

それから、コンデンサの部分の電極層（Ｗ層）１８に対
応して、その上の絶縁膜（ＰＳＧ膜）１９をドライエツ
チングによって選択的に除去して開口部２２を形成する
。そして、基板表面上にアルミニウム層２４を全面的に
被着する。しかる後、ドライエツチングによって、上記
アルミニウム層２４およびその下のチタンタングステン
層（２３）に対して同時にパターニングを行なって配線
層を形成すると、第１図に示す断面図と同じ状態となる
。

なお、上記状態の後は、アルミニウム層２４の上に窒化
シリコン膜やプラズマＣＶＤ法による酸化シリコン膜の
ような層間絶縁膜を形成し、これにスルーホールを形成
した後５二層目のアルミニウム層を被着する。それから
、パターニングを行ない、最後にファイナルパッシベー
ション膜を形成して完成状態とされる。

上記実施例のプロセスでは、コンデンサが形成されるＮ
中型半導体領域１２の表面の薄い絶縁膜（Ｔａ２ｅｓ）
１７の上に高融点金属からなる電極層（Ｗ層）１８を形
成してから、ダイオードが形成されるＮ型半導体領域１
１の表面に、コンタクトホール２０を形成して電極層（
Ｐｄ２Ｓｉ層）２１の形成を行なっている。そのため、
コンタクトホール２ｏを形成する際のエツチング液もし
くはエツチングガスによる絶縁＠（Ｔａ２ｅｓ）１７の
損傷を防止できる。また、電極層（Ｗ層）１８が、Ｎ型
半導体領域１１の表面に蒸着されたパラジウムに熱処理
を施して電極層（Ｐｄ２Ｓｉ層）２１を形成する際に加
えられる熱等から、薄い絶縁膜（Ｔａ２０ｓ）１７を保
護する作用をなす。

そのため、コンデンサの部分の耐熱性が向上され、電極
層（Ｗ層）１８と下方のＮ＋型半導体領域１２との短絡
も発生しにくくなる。

さらに、上記実施例のプロセス、では、コンデンサの電
極層（Ｗ層）１８の上に絶縁膜（ＰＳＧ膜）１９を形成
し、これに開口部２２を形成してこの関口部にてダイオ
ードの側から延設された電極層（ＴｉＷ層）２１をコン
デンサの電極層１８に接触させるようにしている。その
ため、配線形成用マスクの合せ余裕が少なくても、電極
層（Ｗ層）１８とこれに隣接したアルミニウム配線層と
の短絡が防止され、歩留りが向上されるようになる。

しかも、上記実施例では、ダイオードの電極のコンタク
トホール２０をドライエツチングによって形成している
ので、コンタクトホール２０を力１なり小さく形成する
ことができる。そのためコンタクトホール２０を分離領
域の端部から離して形成してもダイオードの占有面積は
大きくならなに’ｓまた、コンタクトホール２０が分離
領域の端部を基準にして形成される場合に比べて、開ロ
面積力１一定になりダイオードの特性のばらつきも小さ
くなる。

次に、上記のような構造のダイオードおよびコンデンサ
を、第５図に示すようなエミッタ結合形メモリセルに適
用した場合のメモリセルのレイアウトの一例について第
３図を用いて説明する。

第３図に示すようなレイアウトに従って配設された逆Ｓ
字状のメモリセルが複数個互ｂ１に隣接する左右のメモ
リセルと噛み合うような形で密接して配設されることに
より、ワード線の方向に沿ったメモリ行が構成される。

また、このようなメモリ行が上下方向に複数行配設され
ることにより。

マトリックス状のメモリアレイが構成される。

第３図において、符号５ＢＤ１，５ＢＤ２で示されてい
るのは、ショットキバリアダイオードｄ１、ｄ２の形成
領域で、このショットキバリアダイオード形成領域５Ｂ
Ｄ１，５ＢＤ２に隣接してコンデンサｅｌｙｃ２の形成
領域ＨｉＣ１，ＨｉＣ２が設けられている。また上記ダ
イオード形成領域５ＢＤ１，５ＢＤ２の一辺に、これと
連続するように抵抗ｒ２ｙ　ｒｌの形成領域Ｒ２，Ｒ１
が各々設けられている。実施例ではダイオード形成ＩＩ
域Ｓ　Ｂ　Ｄｉ　　（Ｓ　Ｂ　Ｄ２　）とコンデンサ形
成領域Ｈｉ　Ｃ１（Ｈｉ　Ｃ２）および抵抗形成領域Ｒ
２（Ｒ１）は全体としてＬ字状をなすように配設されて
いる。上記ショットキバリアダイオード形成領域Ｓ　Ｂ
　Ｄ　１　　（Ｓ　Ｂ　Ｄ　２　）からコンデンサ形成
領域Ｈｉ　Ｃ１’　（Ｈｉ　Ｃ２）にかけて延設された
バリアミ極層２３および一層目のアルミニウム層２４が
、抵抗形成領域Ｒ２（Ｒ１）の上方にも延設されている
。これによって、コンデンサｃｘ　　（Ｃ２）の電極と
、ショットキバリアダイオードｄ１　（ｄ２）のアノー
ド側端子および抵抗ｒ２　（ｒｘ）の一方の端子との接
続が行なわれる。

抵抗形成領域Ｒ２ｔＲ１に連続して、略り字状をなすト
ランジスタｑ１ｐ　ｑ２の形成領域Ｑｉ＋Ｑ２が設けら
れている。このトランジスタ形成領域Ｑｌ−Ｑ２の上記
抵抗形成領域Ｒ２，Ｒ，どの隣接部分には、ポリシリコ
ン層ｐｓ１１　、ｐｓ２１を介してデータ線り、Ｄに接
続される一方のエミッタ領域Ｅｉｌ＋Ｅ２１がそれぞれ
形成されている。データ線り、Ｄは、一層目のアルミニ
ウム層により形成されている。

トランジスタ形成領域Ｑ１−Ｑ２の他端には、それぞれ
コレクタ引出し領域ＣＮ、、ＣＮ２が設けられている。

そして、このコレクタ引出し領域ＣＮ、、ＣＮ２に隣接
する反対側のトランジスタの形成領域Ｑ２．Ｑｌ内にベ
ース・コンタクト穴Ｂ２．Ｂ１がそれぞれ設けられてい
る。上記コレクタ引出し領域ＣＮ１．ＣＮ２は、特に制
限されないが、ポリシリコン層ＰＳ１□、ＰＳ２２を介
してベース・コンタクト穴Ｂ２＋Ｂ１の上に形成された
ベース引出し電極Ａｔ、□、Ａ１２□に接続されている
。これによって、トランジスタｑ１とｑ２のベース・コ
レクタの交差結合が行なわれる。上記ベース引出し電極
Ａ　１１２　、　Ａ　ｌ　２２は、一層目のアルミニウ
ム層によって形成される。

さらに、上記コレクタ引出し領域ＣＮ、（ＣＮ２）とベ
ース・コンタクト穴Ｂ１　（Ｂ２）との間には、第２の
エミッタ領域Ｅ１２（Ｅ２□）が設けられている。この
エミッタ領域Ｅ１□、Ｅ２２の上には、ポリシリコン層
ＰＳ１３＋　ＰＳ２３がそれぞれ形成されている。ポリ
シリコン層ＰＳ。

３とＰＳ２３は、一層目のアルミニウム層Ａ１３によっ
て互いに接続されている。Ｃ０ＮＴ１とＣ０ＮＴ２は、
アルミニウム層Ａｔ３とポリシリコン層Ｐ　Ｓ　１３　
ｖ　Ｐ　Ｓ　２３との接触穴である。

上記のようなレイアウトに従って形成されたメモリセル
の上方に、データ線り、Ｄと直交するように、二層目の
アルミニウム層からなるワード線Ｗとスタンバイ電流Ｉ
ｓｔが流されるスタンバイ線ＳＴとが、互いに並行して
配設される。

上記ワード線Ｗには、スルーホールＴＨ，にてショット
キバリアダイオードｄｚ　　（ｄ２）のアノード端子と
してのアルミニウム層Ａｌｔｔ（Ａ１２１）が接続され
る。なお、アルミニウム層Ａｔ２、は、隣接するメモリ
セル内のショットキバリアダイオードｄ１のアルミニウ
ム層Ａ　ｌ　１１と一体に形成されることにより、ワー
ド線Ｗに接続される。

一方、スタンバイ線ＳＴにはスルーホールＴＨ２にて、
第２エミツタＥ１２ｐＥ２２の共通接続アルミニウム層
Ａ１３が接触され、エミッタＥ１２またはＢ２２の一方
にスタンバイ電流が流れる。

さらに、上記のようなメモリセルの周縁および対称的な
素子の境界にトレンチ・アイソレーション領域Ｔ−ＩＳ
Ｏが形成されて、素子間分離が行なわれている。すなわ
ち、第５図においてそれぞれ鎖線Ｆ１ｔＦ２で囲まれて
いる素子が、それぞれトレンチ・アイソレーション領域
Ｔ−ＩＳＯによって囲まれてお互いに分離されている。

なお。

第１図は第３図におけるＩ−Ｉ線に沿った断面を示す。

第４ｖＲには、第３図におけるｒＶ−ＩＶ線に沿った断
面が示されている。

同図において、３１は第５図に示すメモリセルのトラン
ジスタｑ１　（もしくは（１２）のベース領域となるＰ
＋型半導体領域、３２ａ、３２ｂはトランジスタＣ１１
（（１２）のエミッタ領域となるＮ“型半導体領域、モ
して３３はトランジスタｑ１（ｑ２）のコレクタ引上げ
口となるＮ中型半導体領域である。

特に制限されないが、この実施例では、エミッタ領域３
２ａ直下と３２ｂ直下のベース厚を変えることにより、
各々のｈ＋−ｇ　（直流電流増幅率）が最適になるよう
にされている。

また、ショットキバリアダイオードｄｘ　　（もしくは
ｄ２）を構成するＮ型半導体領域１１は、トランジスタ
ｑ１　（＋１２）のコレクタ領域となるＮ“型埋込層２
の上に形成され、このＮ型半導体領域１１とベース領域
３１との間には、負荷抵抗ｒ２　（もしくはｒｌ）とな
る浅いＰ−型半導体領域３４が形成されている。Ｐ−型
半導体領域３４とＮ型半導体領域１１との境界には、ア
ルミ電極との接触抵抗を減らすため、Ｐ＋型半導体領域
３５が形成されている。

ショットキバリアダイオードｔｉ１　（ｄ２）となるＮ
型半導体領域１１から負荷抵抗ｒ２の端子となるＰ＋型
半導体領域３５の表面にかけての絶縁膜１３，１４．１
９にコンタクトホール２０が形成され、このコンタクト
ホール２０には、ショットキバリアダイオードのバリア
電極層２３とアルミ電極層２４が形成されれダイオード
ｄ□　（ｄ２）のアノード側端子と抵抗ｒ２　（ｒｌ）
の一方の端子との接続が行なわている。また、ベース領
域３１の表面の絶縁膜１３．１４に形成されたコンタク
トホール２０ｂには、ベース引出し電極となるアルミ電
極２４ｂが形成されている。

一方、エミッタ領域３２ａ、３２ｂおよびコレクタ引出
し口３３に対応して、基板表面の絶縁膜１３．１４に形
成されたコンタクトホール２０ｃ〜２０ｅには、ポリシ
リコン電極３６ａ〜３６ｃが形成され、このポリシリコ
ン電極３６ａ〜３６Ｃの上に絶縁膜１９を介してアルミ
電極２４ｃ〜２４ｅが形成されている。

［効果］（１）半導体基板の一生面上に形成された同一の半導体
領域に、少くなくとも電極構造の異なるコンデンサとダ
イオードを形成してなるので、ダイオードとコンデンサ
を各々独立に所望の特性を有するように形成できるとい
う作用により、ダイオードおよびコンデンサを有するメ
モリセルの動作速度および動作余裕度が向上される。し
かも、集積度が低下されることがないという効果がある
。

（２）半導体基板の一生面上に形成された同一の半導体
領域に、少くなくとも電極構造の異なるコンデンサとダ
イオードを形成するとともに、ダイオードの形成領域の
不純物濃度よりもコンデンサ形成領域の不純物濃度の方
が高くなるように形成したので、コンデンサと直列に接
続される抵抗の値が小さくなるという作用により、コン
デンサの高周波特性が改善され、メモリセルの動作速度
が高速化されるという効果がある。

（３）ダイオードの形成領域およびコンデンサ形成領域
の下部は、半導体基板内に形成された高濃度埋込層によ
って互いに接続され、さらにこの埋込層は半導体基板の
他の部分に形成された縦型バイポーラトランジスタのコ
レクタ領域としての高濃度埋込層に接続されてなるので
、ダイオードおよびコンデンサとトランジスタの接続用
配線の抵抗値が減少されるという作用により、メモリセ
ルの動作速度が高速化されるという効果がある。

（４）半導体基板の一生面上に形成された同一の半導体
領域に、少くなくとも電極構造の異なるコンデンサとダ
イオードを形成するとともに、コンデンサ形成領域の表
面には、遷移金属の酸化物からなる絶縁膜を介して高融
点金属からなる電極層が形成されてなるので、高融点金
属によってその下方の誘電体としての絶縁膜が保護され
るという作用により、耐熱性が向上され、歩留りが良好
となるとい効果がある。

（５）半導体基板の一生面上に形成された同一の半導体
領域に、少くなくとも電極構造の異なるコンデンサとダ
イオードを形成するとともに、ダイオード形成領域の表
面には周囲の分離領域の端部から離れた位置に電極接触
用開口部が形成され、その開口部の内側の半導体表面に
はφＢが０．９ｅＶ以下の金１シリサイドからなる電極
層が形成され、その上にバリア電極層が形成されてなる
ので、小面積でかつばらつきの少ないダイオードが形成
されるという作用により、メモリセルの集積度が向上さ
れるとともに、ダイオードの特性のばらつきが減少され
、デバイスの信頼者が向上されるという効果がある。

（６）半導体基板の一生面上に形成された同一の半導体
領域に、少くなくとも電極構造の異なるコンデンサとダ
イオードを形成するとともに、ダイオードのバリア電極
層はチタンを含む導電材料で形成され、かつバリア電極
層は上記コンデンサ形成領域の上方まで延設され、コン
デンサの電極層と接触されてなるので、ダイオードとコ
ンデンサを接続する配線層がはがれにくくなるという作
用により、歩留りおよびデバイスの信頼性が向上される
という効果がある。　。

（７）半導体基板の一主面上に形成された同一の半導体
領域に、少くなくとも電極構造の異なるコンデンサとダ
イオードを形成するとともに、高融点金属からなる上記
コンデンサの電極層の上には、絶縁膜が形成され、この
絶縁膜の上に上記ダイオードのバリア電極層が延設され
て、絶縁膜に形成された開口部にてコンデンサの電極層
にバリア電極層が接触されてなるので、配線層を形成す
るマスクの合せ余裕を小さくしても、コンデンサの電極
層に対するアルミ配線層の短絡が防止されるという作用
により、高集積化が可能となり、かつ歩留りが向上され
るという効果がある。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが１本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば上記実施例では、
本発明を、第５図に示すようなエミッタ結合形メモリセ
ルにおけるショットキバリアダイオードとコンデンサの
形成に適用した場合の一実施例について説明したが、こ
の発明は、第５図のようなメモリセルに限定されない。

例えば、ショットキバリアダイオードと並列にコンデン
サをそれぞれ接続する代わりに、第６図に示すように、
２つのトランジスタｑ１＋　９２のコレクタ端子間（も
しくはベース端子間）に一つコンデンサｃｍを接続する
ことにより同様の効果を得るようにした発明が提案され
ている。この発明は、第６図に示すようなメモリセル内
のコンデンサｃｍやショットキバリアダイオードｄｌ＋
ｄ２を形成する場合に適用することができる。

［利用分野］以上の説明では主として本発明者によってなされた発明
を、その背景となった利用分野であるエミッタ結合形メ
モリセルにおける負荷抵抗側のショットキバリアダイオ
ードとコンデンサに適用した場合について説明したが、
この発明はそれに限定されず、ダイオードとコンデンサ
を必要とする半導体集積回路一般に利用することができ
る。

【図面の簡単な説明】

第１図は、本発明に係るダイオードとコンデンサの構造
の一実施例を示す断面図。第２図（Ａ）〜（Ｅ）は１本発明に係るダイオードとコ
ンデンサの製造方法の一実施例を工程順に示す断面図、第３図は、本発明に係るダイオードとコンデンサをメモ
リセルに利用した場合のメモリセルのレイアウトの一実
施例を示す平面説明図、第４図は、第３図におけるＩＶ
−ＩＶ線に沿った断面図、第５図は、本発明が適用されるのに好適なメモリセルの
構成例を示す回路図、第６図は、本発明が適用可能な他のメモリセルの構成例
を示す回路図。第７図は、従来のバイポーラ型スタティックＲＡＭにお
けるメモリセルの一般的な構成例を示す回路図、第８図は、従来のメモリセルを構成するダイオードとコ
ンデンサの構造の一例を示す断面図である。１・・・・半導体基板、２・・・・Ｎ＋型埋込層、３・
・・・Ｎ−型エピタキシャル層、６・・・・絶縁膜（酸
化シリコン膜）、７・・・・ポリシリコン、８・・・・
酸化シリコン膜、９・・・・トレンチ・アイソレーショ
ン領域、１１・・・・ダイオード形成領域（Ｎ型半導体
領域）、１２・・・・コンデンサ形成領域（Ｎ＋型半導
体領域）、１３，１４．１９・・・・絶縁膜、１５，１
６，２２・・・・開口部、１７・・・・絶縁膜（コンデ
ンサの誘電体）、１８・・・・コンデンサの電極層、２
０・・・・電極層、２３・・・・バリア電極層、２４・
・・・アルミニウム層、３１・・・・ベース領域、３２
ａ、３２ｂ・・・・エミッタ領域、３３・・・・コレク
タ引出し口、’１１＋　９２・・・・マルチエミッタ・
トランジスタ、ｄｌ、ｄ２・・・・ショットキ・バリア
・ダイオード、ｒｌｙｒ２・・・・負荷抵抗、Ｄ、Ｄ・
・・・データ線、Ｗ・・・・ワード線、Ｑ　１　、　Ｑ
　２・・・・トランジスタ形成領域、５ＢＤ１，５ＢＤ
２・・・・ショットキ・バリア・ダイオード形成領域、
Ｒ１，Ｒ２・・・・抵抗形成領域。第　　１　　　図第　　２　　図（Ａ）第　　２　　図第　　２　　図（Ｅ）第　　４　　図第　　５　　図第　　６　　図手続補正書（帥）昭和　６％　１０月２５日

Claims

【特許請求の範囲】１、半導体基板の一主面上に形成された同一の半導体領
域に、少くなくとも電極構造の異なるコンデンサとダイ
オードが、コンデンサの電極は絶縁膜を介して、またダ
イオードの電極は絶縁膜を介さずに、上記半導体領域上
に各々形成されてなることを特徴とする半導体装置。２、上記ダイオードおよびコンデンサが形成された半導
体領域は、ダイオードの形成領域の不純物濃度よりもコ
ンデンサ形成領域の不純物濃度の方が高くなるようにさ
れてなることを特徴とする特許請求の範囲第１項記載の
半導体装置。３、上記ダイオードの形成領域およびコンデンサ形成領
域の下部は、半導体基板内に形成された高濃度埋込層に
よって互いに接続され、さらにこの埋込層は半導体基板
の他の部分に形成された縦型トランジスタのコレクタ領
域としての高濃度埋込層に接続されてなることを特徴と
する特許請求の範囲第１項もしくは第２項記載の半導体
装置。４、上記コンデンサ形成領域の表面には、遷移金属の酸
化物からなる絶縁膜を介して高融点金属からなる電極層
が形成されてなることを特徴とする特許請求の範囲第１
項、第２項もしくは第３項記載の半導体装置。５、上記ダイオード形成領域の表面には周囲の分離領域
の端部から離れた位置に電極接触用開口部が形成され、
その開口部の内側の半導体表面にはφ＿Ｂが０．９ｅＶ
以下の金属シリサイドからなる電極層が形成され、その
上にバリア電極層が形成されてなることを特徴とする特
許請求の範囲第１項、第２項、第３項もしくは第４項記
載の半導体装置。６、上記バリア電極層はチタンを含む導電材料で形成さ
れ、かつバリア電極層は上記コンデンサ形成領域の上方
まで延設され、コンデンサの電極層と接触されてなるこ
とを特徴とする特許請求の範囲第５項記載の半導体装置
。７、高融点金属からなる上記コンデンサの電極層の上に
は、絶縁膜が形成され、この絶縁膜の上に上記ダイオー
ドのバリア電極層が延設されて、絶縁膜に形成された開
口部にてコンデンサの電極層にバリア電極層が接触され
てなることを特徴とする特許請求の範囲第６項記載の半
導体装置。