JPH027471A - ポリシリコンショットキーダイオード - Google Patents
ポリシリコンショットキーダイオードInfo
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- JPH027471A JPH027471A JP63307944A JP30794488A JPH027471A JP H027471 A JPH027471 A JP H027471A JP 63307944 A JP63307944 A JP 63307944A JP 30794488 A JP30794488 A JP 30794488A JP H027471 A JPH027471 A JP H027471A
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はショットキーダイオードに関するものであって
、更に詳細には、リードオンリーメモリ（ＲＯＭ ）や
プログラマブルロジックアレイ（ＰＬＡ）等を製造する
場合に使用可能なポリシリコン（多結晶シリコン）ショ
ットキーダイオードアレイに関するものである。
、更に詳細には、リードオンリーメモリ（ＲＯＭ ）や
プログラマブルロジックアレイ（ＰＬＡ）等を製造する
場合に使用可能なポリシリコン（多結晶シリコン）ショ
ットキーダイオードアレイに関するものである。
ショットキーダイオードは、通常、他の電子部品、例え
ば、トランジスタ等と共に単結晶シリコン内に形成され
る。このような従来技術の構成に於いては、Ｎ導電型の
埋設層が通常ダイオードのカソードとして使用されてい
た。しかしながら、従来技術のダイオードは抵抗が高く
、また埋設層と基板との間の容量が高いものであった。
ば、トランジスタ等と共に単結晶シリコン内に形成され
る。このような従来技術の構成に於いては、Ｎ導電型の
埋設層が通常ダイオードのカソードとして使用されてい
た。しかしながら、従来技術のダイオードは抵抗が高く
、また埋設層と基板との間の容量が高いものであった。
一方、ショットキーダイオードはポリシリコン上にも製
造されていた。この場合の一例は１９８１年１月２３日
に出願された米国特許出願用２２７，８３７号、゛ポリ
シリコン／金属シリサイド上の低抵抗ショットキーダイ
オード（ｌ ｏｗ Ｒｅｓｉｓｔａｎｃｅ ３ ｃ
ｈｏｔｔｋｙＤｉｏｄｅ ｏｎ Ｐｏｌｙｓｉｌｉ
ｃｏｎ−Ｍｅｔａｌ／５ｉｌｉｃｉｄｅ ） ” 、に
記載されている。この方法によれば、ポリシリコン上に
金属領域を形成することによって単一なポリシリコンの
細長部（ストリップ）内に複数個のダイオードを形成す
ることが可能である。カソードピックアップは、当該構
成体の表面とダイオードのカソードに接続されている下
方に存在する領域との間を接続する機能を有している。
造されていた。この場合の一例は１９８１年１月２３日
に出願された米国特許出願用２２７，８３７号、゛ポリ
シリコン／金属シリサイド上の低抵抗ショットキーダイ
オード（ｌ ｏｗ Ｒｅｓｉｓｔａｎｃｅ ３ ｃ
ｈｏｔｔｋｙＤｉｏｄｅ ｏｎ Ｐｏｌｙｓｉｌｉ
ｃｏｎ−Ｍｅｔａｌ／５ｉｌｉｃｉｄｅ ） ” 、に
記載されている。この方法によれば、ポリシリコン上に
金属領域を形成することによって単一なポリシリコンの
細長部（ストリップ）内に複数個のダイオードを形成す
ることが可能である。カソードピックアップは、当該構
成体の表面とダイオードのカソードに接続されている下
方に存在する領域との間を接続する機能を有している。
上湯の特許出願に記載されている発明の一つの欠点とし
ては、各ダイオードに対して大きなウェハ用面積が必要
であるということである。
ては、各ダイオードに対して大きなウェハ用面積が必要
であるということである。
本発明は絶縁性基板上にショットキーダイオードの大型
アレイを形成することの可能な技術を提供することを目
的とする。本発明によれば、形成されるダイオードは自
己整合されているので、従来技術に於ける場合と比べて
著しく小さな表面積を使用するに過ぎないという利点が
ある。
アレイを形成することの可能な技術を提供することを目
的とする。本発明によれば、形成されるダイオードは自
己整合されているので、従来技術に於ける場合と比べて
著しく小さな表面積を使用するに過ぎないという利点が
ある。
本発明の１特徴によれば、ショットキーダイオードのア
レイを製造する方法に於いて、絶縁層上に金属シリサイ
ド層を付着形成し、前記金属シリサイド唐土にポリシリ
コン層を付着形成し、前記ポリシリコン層と前記金属シ
リサイド層の選択部分を除去して金属シリサイド上にポ
リシリコンの電気的に分離された？！！数個の領域を形
成し、その際に金属シリサイドの露出された部分の少く
とも全ての上にＭ１層を形成し、前記ポリシリコンの少
くとも一部の上に金属領域を形成する各工程を有し、前
記金属とポリシリコンとの界面に於いて前記金属と金属
シリサイドとの間に接続されたショットキーダイオード
を形成するものである。
レイを製造する方法に於いて、絶縁層上に金属シリサイ
ド層を付着形成し、前記金属シリサイド唐土にポリシリ
コン層を付着形成し、前記ポリシリコン層と前記金属シ
リサイド層の選択部分を除去して金属シリサイド上にポ
リシリコンの電気的に分離された？！！数個の領域を形
成し、その際に金属シリサイドの露出された部分の少く
とも全ての上にＭ１層を形成し、前記ポリシリコンの少
くとも一部の上に金属領域を形成する各工程を有し、前
記金属とポリシリコンとの界面に於いて前記金属と金属
シリサイドとの間に接続されたショットキーダイオード
を形成するものである。
本発明の別の特徴に於いては、所望のパターンに形成さ
れたショットキーダイオードのアレイに於いて、絶縁性
基板を具備し、前記絶縁性基板上に設けられた複数個の
第１１１１長部を具備し、各細長部は金属シリサイドの
下部領・域と前記金属シリサイドの全ての上に設けられ
たポリシリコンの上部領域とを有し、前記複数個の細長
部の各々の上に絶縁物質の第１領域を具備し、前記絶縁
物質の第１領域は前記金属シリサイドの下部領域を被覆
し、前記細長部選択部分上に設けられこれらの選択部分
に於いて前記ポリシリコンを被覆する絶縁物質からなる
第２領域を具備し、各々が前記複数個の第１細長部の少
くとも一つと受着して設けられたｌＳ、囚の金属櫂長部
を具備し、前記金１が前記ポリシリコンの上部領域と接
触する箇所に於いては前記金属細長部がショットキーダ
イオードを形成し、一方前記金属が前記絶縁物質の第２
領域と接触する箇所に於いては前記金属細長部がショッ
トキーダイオードを形成しない構成を有するものである
。本発明に基づいて構成されたショットキーダイオード
は、リードオンリーメモリ及びプログラマブルロジック
アレイに対して、著しく改善された速度と密度とを提供
するものである。本発明の技術は、現存の如何なるバイ
ポーラ又は金腐−酸化物−シリコン・プロセスに適応可
能なものである。何故ならば、ダイオードアレイは、例
えば、フィールド酸化物の様な絶縁性基板上に形成され
るからである。スタンダードな集積回路製造工程に於い
て本発明のダイオードアレイを組込む場合には１個の付
加的なマスクを必要とするに過ぎない。
れたショットキーダイオードのアレイに於いて、絶縁性
基板を具備し、前記絶縁性基板上に設けられた複数個の
第１１１１長部を具備し、各細長部は金属シリサイドの
下部領・域と前記金属シリサイドの全ての上に設けられ
たポリシリコンの上部領域とを有し、前記複数個の細長
部の各々の上に絶縁物質の第１領域を具備し、前記絶縁
物質の第１領域は前記金属シリサイドの下部領域を被覆
し、前記細長部選択部分上に設けられこれらの選択部分
に於いて前記ポリシリコンを被覆する絶縁物質からなる
第２領域を具備し、各々が前記複数個の第１細長部の少
くとも一つと受着して設けられたｌＳ、囚の金属櫂長部
を具備し、前記金１が前記ポリシリコンの上部領域と接
触する箇所に於いては前記金属細長部がショットキーダ
イオードを形成し、一方前記金属が前記絶縁物質の第２
領域と接触する箇所に於いては前記金属細長部がショッ
トキーダイオードを形成しない構成を有するものである
。本発明に基づいて構成されたショットキーダイオード
は、リードオンリーメモリ及びプログラマブルロジック
アレイに対して、著しく改善された速度と密度とを提供
するものである。本発明の技術は、現存の如何なるバイ
ポーラ又は金腐−酸化物−シリコン・プロセスに適応可
能なものである。何故ならば、ダイオードアレイは、例
えば、フィールド酸化物の様な絶縁性基板上に形成され
るからである。スタンダードな集積回路製造工程に於い
て本発明のダイオードアレイを組込む場合には１個の付
加的なマスクを必要とするに過ぎない。
以下添付の図面を参考に、本発明の具体的実施の態様に
つき詳細に説明する。第１図は、公知の−；！の工程を
使用して製造することの可能な集積回路の構造を示した
断面図である。例えば、第１図に示した慣通は、°“醪
化物分離を有する実積回路の製造方法及びその結果得ら
れる構成物（ｔｖｌｅｔｈｏｄ ｏｆ Ｆ ａｂｒ
ｉｃａｔｉｎｇ ｌ ｎｔｅｇｒａｔｅｄ Ｃ１ｒ
ｃｕｒ ３ １．ｖ ｒ ｔ ｌ＋ ○Ｘ１（ｉｉＺ
ｅ（ｉ Ｉ ５Ｏ１ａｔｉＯｎ ａｎｄ ｔｈｅ
ＲｅｓＵｌｔｉｎＱ Ｓ ｔｒｌｌｃｔｕｒｅ＞
”という名称の米国特許用３，６４８．１２５号（発
明者ベルツア）に開示されている。簡単に要約すると、
第１図に示した構造を形成する為のペルツアによって示
されている技術の一つは、単結晶シリコン基板１２内に
Ｎ導電型ドーパント１５を導入することである。次いで
、基板１２の表面上にエピタキシャルシリコン層１６を
付着形成させる。エピタキシャル物質１６の所望領域を
エツチングして開化処理しフィールド酸化物領域１８ａ
及び１８ｂを形成する。
つき詳細に説明する。第１図は、公知の−；！の工程を
使用して製造することの可能な集積回路の構造を示した
断面図である。例えば、第１図に示した慣通は、°“醪
化物分離を有する実積回路の製造方法及びその結果得ら
れる構成物（ｔｖｌｅｔｈｏｄ ｏｆ Ｆ ａｂｒ
ｉｃａｔｉｎｇ ｌ ｎｔｅｇｒａｔｅｄ Ｃ１ｒ
ｃｕｒ ３ １．ｖ ｒ ｔ ｌ＋ ○Ｘ１（ｉｉＺ
ｅ（ｉ Ｉ ５Ｏ１ａｔｉＯｎ ａｎｄ ｔｈｅ
ＲｅｓＵｌｔｉｎＱ Ｓ ｔｒｌｌｃｔｕｒｅ＞
”という名称の米国特許用３，６４８．１２５号（発
明者ベルツア）に開示されている。簡単に要約すると、
第１図に示した構造を形成する為のペルツアによって示
されている技術の一つは、単結晶シリコン基板１２内に
Ｎ導電型ドーパント１５を導入することである。次いで
、基板１２の表面上にエピタキシャルシリコン層１６を
付着形成させる。エピタキシャル物質１６の所望領域を
エツチングして開化処理しフィールド酸化物領域１８ａ
及び１８ｂを形成する。
；欠に、エピタキシャルシリコン１１１６及びフィール
ド酸化物１８の上表面上に窒化シリコン層２１を付着形
成させる。次いで、表面の不要な箇所から窒化シリコン
２１を除去して、第１０に示したような構造を形成する
。窒化シリコン層２１を設ける理由は、第２図乃至第４
図に示した爾後のプロセス操作からエピタキシャルシリ
コン層１６を保護する為である。
ド酸化物１８の上表面上に窒化シリコン層２１を付着形
成させる。次いで、表面の不要な箇所から窒化シリコン
２１を除去して、第１０に示したような構造を形成する
。窒化シリコン層２１を設ける理由は、第２図乃至第４
図に示した爾後のプロセス操作からエピタキシャルシリ
コン層１６を保護する為である。
第１図乃至第６図の各々に於いて、図面の右側は本発明
の方法及び装置と従来の集積回路！ｌ遣方法との関連性
を図示する為に設けたものである。
の方法及び装置と従来の集積回路！ｌ遣方法との関連性
を図示する為に設けたものである。
本発明のショットキーダイオードアレイは、その上に金
屑シリサイド層ドを付着形成する為に絶縁性基板を必要
とするに過ぎない。好適実施例に於いては、この絶縁性
基板は半導体構成物の上表面上に形成された二酸化シリ
コンを有する。このように、ショットキーダイオードの
アレイは活性及び、／又は能動電子部品と共に製造する
ことが可能であってこれらの電子部品はショットキーダ
イオードアレイと連結して使用することが可能なもので
ある。典型的な集積回路構成物を第４図乃至第６図の右
側部分に示しである。第２図に示した如く、二酸化シリ
コン１８と窒化シリコン２１の上表面上に金属シリサイ
ド層２４を付着形成させる。
屑シリサイド層ドを付着形成する為に絶縁性基板を必要
とするに過ぎない。好適実施例に於いては、この絶縁性
基板は半導体構成物の上表面上に形成された二酸化シリ
コンを有する。このように、ショットキーダイオードの
アレイは活性及び、／又は能動電子部品と共に製造する
ことが可能であってこれらの電子部品はショットキーダ
イオードアレイと連結して使用することが可能なもので
ある。典型的な集積回路構成物を第４図乃至第６図の右
側部分に示しである。第２図に示した如く、二酸化シリ
コン１８と窒化シリコン２１の上表面上に金属シリサイ
ド層２４を付着形成させる。
耐火性金属は爾後の高温度操作に於いて耐久性を有する
ものであるから、１２４を形成する為には耐火性金属シ
リサイドを使用することが最も望ましく、好適実施例に
於いては、タンタルシリサイドを使用することが良い。
ものであるから、１２４を形成する為には耐火性金属シ
リサイドを使用することが最も望ましく、好適実施例に
於いては、タンタルシリサイドを使用することが良い。
好適実施例に於いては、周却のプロセス操作を使用して
、半導体構成物の表面上にタンタルシリサイドをスパッ
タリング又は蒸着によって２ 、０００ムの厚さに付着
形成させる。
、半導体構成物の表面上にタンタルシリサイドをスパッ
タリング又は蒸着によって２ 、０００ムの厚さに付着
形成させる。
第２図に示した如く、例えば公知のＣＶＤ技術を使用し
て金属シリサイド２４の上に多結晶シリコン層２６を付
着形成させ、る。好適実施例に於いては、多結晶シリコ
ン層２６は約ｓ、ｏｏｏ人の厚さに付着形成させる。好
適実施例に於いては、レーザーアニーリングを使用して
ポリシリコン層の上部約１，０００乃至２，０ＯＯＡに
渡って単結晶シリコンに転換させる。従って、その後に
形成させるショットキーダイオードに於いては漏洩電流
が最小とされる。
て金属シリサイド２４の上に多結晶シリコン層２６を付
着形成させ、る。好適実施例に於いては、多結晶シリコ
ン層２６は約ｓ、ｏｏｏ人の厚さに付着形成させる。好
適実施例に於いては、レーザーアニーリングを使用して
ポリシリコン層の上部約１，０００乃至２，０ＯＯＡに
渡って単結晶シリコンに転換させる。従って、その後に
形成させるショットキーダイオードに於いては漏洩電流
が最小とされる。
ρ１えばホスホラスの様なＮ導電型不純物を多結晶シリ
コン２６内に注入させる。これは公知のイオン注入技ｉ
行を使用して達成することが可能である。好適実施例に
於いては、イオン注入を通官制遅して第９図に示した様
に層２６内に勾配を持った不純物濃度を形成させる。第
９図に示した如く、多結晶シリコン２６の上表面に於い
ては、ポリシリコン１立方Ｃｍ当たり約１０ 乃至１０
のホスホラス原子数を有する不純物濃度を有する。一
方、層２６の下表面に於いては、即ち１！２６が層２４
と接触する箇所に於いては、不純物濃度はポリシリコン
１立方ｃｍ当たり約１０２０のホスホラス原子数に増加
されている。金属シリサイド２４とポリシリコン２６と
の間の界面に於いてＮ導電型不純物の濃度が増加されて
いるので、これら２つの層の間には実質的にオーミック
接触が形成される。
コン２６内に注入させる。これは公知のイオン注入技ｉ
行を使用して達成することが可能である。好適実施例に
於いては、イオン注入を通官制遅して第９図に示した様
に層２６内に勾配を持った不純物濃度を形成させる。第
９図に示した如く、多結晶シリコン２６の上表面に於い
ては、ポリシリコン１立方Ｃｍ当たり約１０ 乃至１０
のホスホラス原子数を有する不純物濃度を有する。一
方、層２６の下表面に於いては、即ち１！２６が層２４
と接触する箇所に於いては、不純物濃度はポリシリコン
１立方ｃｍ当たり約１０２０のホスホラス原子数に増加
されている。金属シリサイド２４とポリシリコン２６と
の間の界面に於いてＮ導電型不純物の濃度が増加されて
いるので、これら２つの層の間には実質的にオーミック
接触が形成される。
第３図はその次のプロセス操作を示している。
第３図に示す如く、公知のマスキング及びエツチング技
術を使用してポリシリコン２６及び金属シリサイド２４
の不要部分を除去して第３図に示した構造とさせる。１
実施例に於いては、最初に、層２６と層２４とを熱酸化
させて約５００人の厚さの二５受１ヒジリコンを形成さ
せる。次いで、苦２６上にマスクを形成し、且つプラズ
マエツチングを使用して４祷２４と２６の不要部分を除
去する。
術を使用してポリシリコン２６及び金属シリサイド２４
の不要部分を除去して第３図に示した構造とさせる。１
実施例に於いては、最初に、層２６と層２４とを熱酸化
させて約５００人の厚さの二５受１ヒジリコンを形成さ
せる。次いで、苦２６上にマスクを形成し、且つプラズ
マエツチングを使用して４祷２４と２６の不要部分を除
去する。
第３図には図示してないが、好適な実施例に於いては、
詰果としてｉｑられる８２４と層２６との合成層の島状
部は第３図の断面に於いて垂直に延在する４長部（スト
リップ）を呈している。後述する如く、これらの細長部
２８ａ及び２６１）に対して垂直方向に延在吏る別の細
長部を形成する。
詰果としてｉｑられる８２４と層２６との合成層の島状
部は第３図の断面に於いて垂直に延在する４長部（スト
リップ）を呈している。後述する如く、これらの細長部
２８ａ及び２６１）に対して垂直方向に延在吏る別の細
長部を形成する。
而して、細長部２８ａ及び２８ｂとこれら後から形成し
た別の細長部との交点に於いてショットキーダイオード
のマトリクスが形成される。
た別の細長部との交点に於いてショットキーダイオード
のマトリクスが形成される。
細長部２８ａ及び２８１）を画定する為にエツチング処
理を行なった後に、これらの細長部を再び熱酸化させて
約ｉ、ｏｏｏ人の厚さの二酸化シリコン２９ａ及Ｌｔ２
９ｂをＨＡ長郡部２８ａ及ヒ２８ｂ（７）側面及び上表
面上に形成する。明らかな如く、二酸化シリコン領［２
９ａ及び２９ｂは金属シリサイド２４ａおよび２４１）
の少くとも全ての露出された部分を被覆する必要があり
、そうすることによりこ゛れらの領域が後に付着形成さ
れる金属層と囲路を形成することを防止することが可能
である。
理を行なった後に、これらの細長部を再び熱酸化させて
約ｉ、ｏｏｏ人の厚さの二酸化シリコン２９ａ及Ｌｔ２
９ｂをＨＡ長郡部２８ａ及ヒ２８ｂ（７）側面及び上表
面上に形成する。明らかな如く、二酸化シリコン領［２
９ａ及び２９ｂは金属シリサイド２４ａおよび２４１）
の少くとも全ての露出された部分を被覆する必要があり
、そうすることによりこ゛れらの領域が後に付着形成さ
れる金属層と囲路を形成することを防止することが可能
である。
第３図に続いて窒化シリコン層２１を除去し、周知の集
積回路製造技術を任意の組合せで使用することによって
エピタキシャル＠１６内に所望の集積回路構成を形成す
る。例えば、Ｐ及びＮ導電型不−彌１りを導入して第４
図以下に示した様なトランジスタ偶成とすることも可能
である。明らかに、エピタキシャル層１６内には他の公
知の構成を形成することも可能であり、それはエピタキ
シャル層１６内に限らすウェハ１２の任意の箇所に適応
可能である。第４図に示した集積回路製造プロセスの完
成時点に於いて、二酸化シリコン領［３２がエピタキシ
ャル層１６の表面上に残存する。この様な二酸化シリコ
ン層３２は本発明にとって必ずしも必要なものではなく
、単に例示的に示しであるに過ぎない。
積回路製造技術を任意の組合せで使用することによって
エピタキシャル＠１６内に所望の集積回路構成を形成す
る。例えば、Ｐ及びＮ導電型不−彌１りを導入して第４
図以下に示した様なトランジスタ偶成とすることも可能
である。明らかに、エピタキシャル層１６内には他の公
知の構成を形成することも可能であり、それはエピタキ
シャル層１６内に限らすウェハ１２の任意の箇所に適応
可能である。第４図に示した集積回路製造プロセスの完
成時点に於いて、二酸化シリコン領［３２がエピタキシ
ャル層１６の表面上に残存する。この様な二酸化シリコ
ン層３２は本発明にとって必ずしも必要なものではなく
、単に例示的に示しであるに過ぎない。
第４図に示した如く、本構造体の表面上にホトレジスト
１３３５を形成し選択的に′除去する。特に、ホトレジ
スト３５は細長部２８ａ、２８ｂ等に於いてショットキ
ーダイオードを形成せんとする箇所に該当する部分を上
記表面から除去する。図示例に於いては、第４図に示し
た如く、細長部２８ａの部分に於いてはショットキーダ
イオードを必要とぎブ、−万、第４図に示した細長部２
８ｂの箇所に於いてはショットキーダイオードを形成す
る場合を示しである。細長部２８ａ及び２８ｂの各々の
その後の断面に於いて、ホトレジスト３５を所望により
除去することが可能である。このことについては第８図
に開運して更に説明する。更に、ホトレジスト３５は本
集積回路構成体のその他の領域の運択部分から除去する
ことも可能である。例えば、第４図に示した如く、ホト
レジスト３５は二酸化シリコン３２の表面の一部から除
去されており、引き続きエピタキシャルｌ１ｉ１６への
電気的接触部を製造することを可能としている。
１３３５を形成し選択的に′除去する。特に、ホトレジ
スト３５は細長部２８ａ、２８ｂ等に於いてショットキ
ーダイオードを形成せんとする箇所に該当する部分を上
記表面から除去する。図示例に於いては、第４図に示し
た如く、細長部２８ａの部分に於いてはショットキーダ
イオードを必要とぎブ、−万、第４図に示した細長部２
８ｂの箇所に於いてはショットキーダイオードを形成す
る場合を示しである。細長部２８ａ及び２８ｂの各々の
その後の断面に於いて、ホトレジスト３５を所望により
除去することが可能である。このことについては第８図
に開運して更に説明する。更に、ホトレジスト３５は本
集積回路構成体のその他の領域の運択部分から除去する
ことも可能である。例えば、第４図に示した如く、ホト
レジスト３５は二酸化シリコン３２の表面の一部から除
去されており、引き続きエピタキシャルｌ１ｉ１６への
電気的接触部を製造することを可能としている。
第５図に示した如く、次に、図示した本構成体に異方性
エツチングを行ないポリシリコン２６ｂの上表面のみか
ら二酸化シリコン２９１）を除去する。二酸化シリコン
２９ｂは、ポリシリコン２６ｂの測面及び金堕シリサイ
ド２４ｂの側面からは除去されない。細長部２８ｂの所
要箇所から二酸化シリコン２９が除去されると共に、二
酸化シリコン２９はエピタキシャル層１６の表面からも
除去される。
エツチングを行ないポリシリコン２６ｂの上表面のみか
ら二酸化シリコン２９１）を除去する。二酸化シリコン
２９ｂは、ポリシリコン２６ｂの測面及び金堕シリサイ
ド２４ｂの側面からは除去されない。細長部２８ｂの所
要箇所から二酸化シリコン２９が除去されると共に、二
酸化シリコン２９はエピタキシャル層１６の表面からも
除去される。
第６図に示した如く、次に、本構成１本の上表面上に金
属層３８が付着形成され、不要箇所を除去する。この様
にして、電気的接続部３８ａ、３８ｂ、３８ｃが形成さ
れる。好適実施例に於いては、アルミニウムを本構成体
の表面上に蒸着させて約８００人の厚さの金属層３８を
形成させる。金属３８ａがポリシリコン２６と接触する
箇所に於いて、例えば細長部２８ｂ１ショットキーダイ
オードが形成される。その他の領域に於いては、例えば
、図示例に於ける細長部２８ａに於いては、絶縁物質２
９ａが存在するので金１ｊＥ３８ａが多結晶シリコン２
６ａに接触することが防止され、従ってショットキーダ
イオードは形成されない。第７図は、第６図に断面を示
した構成の平面図である。図示した如く、細長部２８ａ
及び２８ｂは細長部３８ａに対して垂直（直交方向）に
延在して配設されている。前述した如く、細長部２８ａ
と２８ｂとは多結晶シリコン２６と金属シリサイド２４
とを有している。尚、細長部３８は金属で形成されてい
る。■長部３８ａと２８ｂとの交点には影線が設けられ
ており、この箇所にショットキーダイオードが形成され
ていることを表わしている。
属層３８が付着形成され、不要箇所を除去する。この様
にして、電気的接続部３８ａ、３８ｂ、３８ｃが形成さ
れる。好適実施例に於いては、アルミニウムを本構成体
の表面上に蒸着させて約８００人の厚さの金属層３８を
形成させる。金属３８ａがポリシリコン２６と接触する
箇所に於いて、例えば細長部２８ｂ１ショットキーダイ
オードが形成される。その他の領域に於いては、例えば
、図示例に於ける細長部２８ａに於いては、絶縁物質２
９ａが存在するので金１ｊＥ３８ａが多結晶シリコン２
６ａに接触することが防止され、従ってショットキーダ
イオードは形成されない。第７図は、第６図に断面を示
した構成の平面図である。図示した如く、細長部２８ａ
及び２８ｂは細長部３８ａに対して垂直（直交方向）に
延在して配設されている。前述した如く、細長部２８ａ
と２８ｂとは多結晶シリコン２６と金属シリサイド２４
とを有している。尚、細長部３８は金属で形成されてい
る。■長部３８ａと２８ｂとの交点には影線が設けられ
ており、この箇所にショットキーダイオードが形成され
ていることを表わしている。
第８図はショットキーダイオードの大型アレイの内の一
部を示したものであって、それぞれの箇所に於いてショ
ットキーダイオードが存在したり存在しなかったりする
ことによってリードオンリーメモリ又はプログラマブル
Ｏシックアレイが形成されるということを例示している
。細長ｍＢとＣとが交差する箇所（位置８）２に於いて
は、ショットキーダイオードが形成されている。これら
細長部ＢとＣとの各々に周知の適当な電気信号を印加す
ることによって、位置８に於いてショットキーダイオー
ドが存在すると言うことが検知される。
部を示したものであって、それぞれの箇所に於いてショ
ットキーダイオードが存在したり存在しなかったりする
ことによってリードオンリーメモリ又はプログラマブル
Ｏシックアレイが形成されるということを例示している
。細長ｍＢとＣとが交差する箇所（位置８）２に於いて
は、ショットキーダイオードが形成されている。これら
細長部ＢとＣとの各々に周知の適当な電気信号を印加す
ることによって、位置８に於いてショットキーダイオー
ドが存在すると言うことが検知される。
特定の適応場面に基づき、位置８に於いてダイオードが
存在すると言うことは２進数の１又はＯのどちらかであ
ると言うことが翼釈され、一方位＝９に於いてダイオー
ドが存在しないということはその反対の意味に解釈され
る。
存在すると言うことは２進数の１又はＯのどちらかであ
ると言うことが翼釈され、一方位＝９に於いてダイオー
ドが存在しないということはその反対の意味に解釈され
る。
本発明の方法及び装置に基づくショットキーダイオード
は、従来技術のものと比へ奇生容遭が誠少されていると
共に、操作速度が向上されている。
は、従来技術のものと比へ奇生容遭が誠少されていると
共に、操作速度が向上されている。
金属シリサイド層は１Ω／′口のオーダーの固有抵抗を
有し従ってそれは直列抵抗を一減少させ！１！積度を向
上さげることを可能とする。２牌のレイアウト基準を使
用して、２００平方ミルのチップ上に １００万ビツト
のものを製造可能である。本発明方法は、集積回路の表
面に絶縁層が形成される様なスタンダードなバイポーラ
又はＭＯＳプロセスに適用可能なものである。
有し従ってそれは直列抵抗を一減少させ！１！積度を向
上さげることを可能とする。２牌のレイアウト基準を使
用して、２００平方ミルのチップ上に １００万ビツト
のものを製造可能である。本発明方法は、集積回路の表
面に絶縁層が形成される様なスタンダードなバイポーラ
又はＭＯＳプロセスに適用可能なものである。
以上本発明の具体的実施例につき詳細に説明したが、本
発明はこれら具体例に限定されるべきものではなく、本
発明の技術的範囲を逸説することなしに種々の変形が可
能なものである。
発明はこれら具体例に限定されるべきものではなく、本
発明の技術的範囲を逸説することなしに種々の変形が可
能なものである。
第１図はフィールド酸化物及びその他の領域を有する！
ｉ積何回路溝成体示した断面図、第２図は金」シリサイ
ドラとポリシリコン層とを形成した後の状態を示した集
積回路構成体の断面図、第３図は金属シリサイド層とポ
リシリコン層の不要部分を除去し且つ残存部分を酸化し
た後の状態を示した集積回路構成体の断面図、第４図は
ホトレジストを付着形成しパターン形成した後の状態を
示した集積回路構成体の断面図、第５図はプラズマエツ
チングを行なった後の状態を示した集積回路構成体の断
面図、第６図はアルミニウム層を形成した炭の状態を示
した集積回路構成体の断面図、Ｍ７図は第６図に示した
構成体の平面図、第８図は本発明に基づいて欄成された
ショットキーダイオードの大型アレイの一部を示した平
面図、第９図は本発明のポリシリコン層内に形成された
典型的な勾配を有する不純物濃度の分布を示したグラフ
図、である。 １２ ： １６ ： １８ ： ２１ ： ２４二 ２６ ： ２８ａ 。 ３２ ： ３５ ： ３８ ： （ｄ＠の説明） 基板 エピタキシャル層 フィールド酸化物 窒化シリコン層 金属シリサイド ポリシリコン層 ２８ｂ： 細長部（ストリップ） 二酸化シリコン ホトレジスト 金属層
ｉ積何回路溝成体示した断面図、第２図は金」シリサイ
ドラとポリシリコン層とを形成した後の状態を示した集
積回路構成体の断面図、第３図は金属シリサイド層とポ
リシリコン層の不要部分を除去し且つ残存部分を酸化し
た後の状態を示した集積回路構成体の断面図、第４図は
ホトレジストを付着形成しパターン形成した後の状態を
示した集積回路構成体の断面図、第５図はプラズマエツ
チングを行なった後の状態を示した集積回路構成体の断
面図、第６図はアルミニウム層を形成した炭の状態を示
した集積回路構成体の断面図、Ｍ７図は第６図に示した
構成体の平面図、第８図は本発明に基づいて欄成された
ショットキーダイオードの大型アレイの一部を示した平
面図、第９図は本発明のポリシリコン層内に形成された
典型的な勾配を有する不純物濃度の分布を示したグラフ
図、である。 １２ ： １６ ： １８ ： ２１ ： ２４二 ２６ ： ２８ａ 。 ３２ ： ３５ ： ３８ ： （ｄ＠の説明） 基板 エピタキシャル層 フィールド酸化物 窒化シリコン層 金属シリサイド ポリシリコン層 ２８ｂ： 細長部（ストリップ） 二酸化シリコン ホトレジスト 金属層
Claims (1)
- 【特許請求の範囲】 １、金属を金属シリサイドに接続するショットキーダイ
オードにおいて、上側表面を有すると共に絶縁層上に設
けられた下側表面を有する金属シリサイド層と、前記金
属シリサイド層の前記上側表面全体の上にのみ設けられ
たポリシリコン層と、少なくとも前記シリサイド層の周
りに設けられた絶縁物質領域と、前記、ポリシリコン層
と接触し前記絶縁物質領域と接触し且つ前記金属シリサ
イド層とは非接触状態に付着形成された金属層とを有す
ることを特徴とするショットキーダイオード。 ２、特許請求の範囲第１項において、前記金属シリサイ
ド層が耐火性金属シリサイドであることを特徴とするシ
ョットキーダイオード。 ３、特許請求の範囲第２項において、前記耐火性金属シ
リサイドがタンタルシリサイドであることを特徴とする
ショットキーダイオード。 ４、特許請求の範囲第１項乃至第３項の内のいずれか１
項において、前記ポリシリコン層が不純物でドープされ
ており、前記ポリシリコン層の上部におけるよりも下部
の方が高濃度に構成されていることを特徴とするショッ
トキーダイオード。 ５、特許請求の範囲第４項において、前記不純物が前記
ポリシリコン層に非一様状態に導入されていることを特
徴とするショットキーダイオード。 ６、特許請求の範囲第５項において、前記不純物がＮ導
電型であり、前記絶縁物質領域が二酸化シリコンを有し
、且つ前記金属層がアルミニウムであることを特徴とす
るショットキーダイオード。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/233,348 US4425379A (en) | 1981-02-11 | 1981-02-11 | Polycrystalline silicon Schottky diode array |
| US233,348 | 1981-02-11 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1900082A Division JPS57149778A (en) | 1981-02-11 | 1982-02-10 | Polysilicon schottky diode array |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH027471A true JPH027471A (ja) | 1990-01-11 |
Family
ID=22876859
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1900082A Pending JPS57149778A (en) | 1981-02-11 | 1982-02-10 | Polysilicon schottky diode array |
| JP63307944A Pending JPH027471A (ja) | 1981-02-11 | 1988-12-07 | ポリシリコンショットキーダイオード |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1900082A Pending JPS57149778A (en) | 1981-02-11 | 1982-02-10 | Polysilicon schottky diode array |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4425379A (ja) |
| EP (1) | EP0058124B1 (ja) |
| JP (2) | JPS57149778A (ja) |
| CA (1) | CA1174772A (ja) |
| DE (1) | DE3264477D1 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3347997C2 (ja) * | 1982-01-06 | 1991-01-24 | Canon K.K., Tokio/Tokyo, Jp | |
| US4624863A (en) * | 1982-05-20 | 1986-11-25 | Fairchild Semiconductor Corporation | Method of fabricating Schottky diodes and electrical interconnections in semiconductor structures |
| FR2548450B1 (fr) * | 1983-06-29 | 1987-04-30 | Citizen Watch Co Ltd | Procede de fabrication de diode en film mince ultra-miniature |
| JPS6046074A (ja) * | 1983-08-24 | 1985-03-12 | Toshiba Corp | 電界効果トランジスタの製造方法 |
| US4669180A (en) * | 1984-12-18 | 1987-06-02 | Advanced Micro Devices, Inc. | Method of forming emitter coupled logic bipolar memory cell using polysilicon Schottky diodes for coupling |
| US4898838A (en) * | 1985-10-16 | 1990-02-06 | Texas Instruments Incorporated | Method for fabricating a poly emitter logic array |
| US4874714A (en) * | 1988-06-02 | 1989-10-17 | Texas Instruments Incorporated | Method of making laterally oriented Schottky diode |
| US5464966A (en) * | 1992-10-26 | 1995-11-07 | The United States Of America As Represented By The Secretary Of Commerce | Micro-hotplate devices and methods for their fabrication |
| US5345213A (en) * | 1992-10-26 | 1994-09-06 | The United States Of America, As Represented By The Secretary Of Commerce | Temperature-controlled, micromachined arrays for chemical sensor fabrication and operation |
| US5905670A (en) * | 1997-05-13 | 1999-05-18 | International Business Machines Corp. | ROM storage cell and method of fabrication |
| NO973993L (no) * | 1997-09-01 | 1999-03-02 | Opticom As | Leseminne og leseminneinnretninger |
| US6483736B2 (en) | 1998-11-16 | 2002-11-19 | Matrix Semiconductor, Inc. | Vertically stacked field programmable nonvolatile memory and method of fabrication |
| US8575719B2 (en) | 2000-04-28 | 2013-11-05 | Sandisk 3D Llc | Silicon nitride antifuse for use in diode-antifuse memory arrays |
| US20040108573A1 (en) * | 2002-03-13 | 2004-06-10 | Matrix Semiconductor, Inc. | Use in semiconductor devices of dielectric antifuses grown on silicide |
| US8957511B2 (en) | 2005-08-22 | 2015-02-17 | Madhukar B. Vora | Apparatus and methods for high-density chip connectivity |
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Family Cites Families (4)
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| US4425379A (en) | 1984-01-10 |
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