JPS6348182B2 - - Google Patents
Info
- Publication number
- JPS6348182B2 JPS6348182B2 JP56153241A JP15324181A JPS6348182B2 JP S6348182 B2 JPS6348182 B2 JP S6348182B2 JP 56153241 A JP56153241 A JP 56153241A JP 15324181 A JP15324181 A JP 15324181A JP S6348182 B2 JPS6348182 B2 JP S6348182B2
- Authority
- JP
- Japan
- Prior art keywords
- word line
- aluminum
- aluminum wiring
- wiring layer
- polycrystalline silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 229910052782 aluminium Inorganic materials 0.000 claims description 39
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 39
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 16
- 239000004065 semiconductor Substances 0.000 claims description 8
- 239000000463 material Substances 0.000 claims description 6
- 239000007772 electrode material Substances 0.000 claims description 4
- 230000005669 field effect Effects 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 20
- 239000011229 interlayer Substances 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 3
- 230000002950 deficient Effects 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
この発明は半導体集積回路装置にかかり、とく
にアルミニウムの２層配線を具備した絶縁ゲート
電界効果トランジスタを用いた半導体集積回路装
置に関する。
にアルミニウムの２層配線を具備した絶縁ゲート
電界効果トランジスタを用いた半導体集積回路装
置に関する。
大規模半導体集積回路装置においては、微細加
工技術が発展し、集積度の向上が著しい。これに
伴い、配線抵抗の増大が装置の高速動作を妨げる
という問題が起つてきた。このため、ゲート材料
として高融点金属を用いる方法が検討されてい
る。しかしながら、この方法で得られる高融点金
属ゲートの絶縁ゲート電界効果トランジスタ（以
下MOSトランジスタという）は動作中に特性が
変動し、多結晶シリコンゲートMOSトランジス
タに比較して著しく信頼性が劣るという欠点があ
つた。
工技術が発展し、集積度の向上が著しい。これに
伴い、配線抵抗の増大が装置の高速動作を妨げる
という問題が起つてきた。このため、ゲート材料
として高融点金属を用いる方法が検討されてい
る。しかしながら、この方法で得られる高融点金
属ゲートの絶縁ゲート電界効果トランジスタ（以
下MOSトランジスタという）は動作中に特性が
変動し、多結晶シリコンゲートMOSトランジス
タに比較して著しく信頼性が劣るという欠点があ
つた。
この発明の目的は、配線抵抗が十分に低く、し
たがつて高速動作可能で、かつ信頼性が高い半導
体集積回路装置を提供することにある。
たがつて高速動作可能で、かつ信頼性が高い半導
体集積回路装置を提供することにある。
この発明による半導体集積回路装置は、多結晶
シリコン膜をゲート電極材料に用いた絶縁ゲート
電界効果トランジスタを有し、ワード線が前記ゲ
ート電極材料と同一の材料からなり、前記トラン
ジスタのソース・ドレイン領域の一方をビツト線
に接続してなる半導体集積回路装置において、多
数の前記トランジスタのゲート電極を直列接続す
るワード線が第１の方向に延在し、前記ワード線
上に第１の絶縁膜を介して第１のアルミニウム配
線層を有し、前記第１のアルミニウム配線層上に
第２の絶縁膜を介して前記それぞれのワード線に
対して対となる第２のアルミニウム配線層が前記
第１の方向に延在し、前記第１のアルミニウム配
線層の一部は前記第１の方向と直交する第２の方
向に延在するビツト線となる第１のアルミニウム
配線層を、他の一部は前記ワード線と前記第２の
アルミニウム配線との接続部を構成し、前記ワー
ド線の前記トランジスタのゲート電極のみを複数
含む領域外に第１及び第２の領域を設け、かつ前
記第１及び第２の領域が前記接続部となる第１の
アルミニウム配線層を介して前記対となる第２の
アルミニウム配線層を接続され、これによりワー
ド線の多結晶シリコン膜を低抵抗化したことを特
徴としている。
シリコン膜をゲート電極材料に用いた絶縁ゲート
電界効果トランジスタを有し、ワード線が前記ゲ
ート電極材料と同一の材料からなり、前記トラン
ジスタのソース・ドレイン領域の一方をビツト線
に接続してなる半導体集積回路装置において、多
数の前記トランジスタのゲート電極を直列接続す
るワード線が第１の方向に延在し、前記ワード線
上に第１の絶縁膜を介して第１のアルミニウム配
線層を有し、前記第１のアルミニウム配線層上に
第２の絶縁膜を介して前記それぞれのワード線に
対して対となる第２のアルミニウム配線層が前記
第１の方向に延在し、前記第１のアルミニウム配
線層の一部は前記第１の方向と直交する第２の方
向に延在するビツト線となる第１のアルミニウム
配線層を、他の一部は前記ワード線と前記第２の
アルミニウム配線との接続部を構成し、前記ワー
ド線の前記トランジスタのゲート電極のみを複数
含む領域外に第１及び第２の領域を設け、かつ前
記第１及び第２の領域が前記接続部となる第１の
アルミニウム配線層を介して前記対となる第２の
アルミニウム配線層を接続され、これによりワー
ド線の多結晶シリコン膜を低抵抗化したことを特
徴としている。
この発明によれば、MOSトランジスタはすべ
て多結晶シリコン膜をゲート材料として構成され
るため、信頼性が高く、かつアルミニウム配線が
２層に構成されているため配線抵抗の最小化が実
現でき高速動作可能な集積回路装置を得ることが
できる。
て多結晶シリコン膜をゲート材料として構成され
るため、信頼性が高く、かつアルミニウム配線が
２層に構成されているため配線抵抗の最小化が実
現でき高速動作可能な集積回路装置を得ることが
できる。
また、第２アルミニウム配線層は多結晶シリコ
ン配線層の低抵抗化裏打ち材料として用いられる
ため、第１アルミニウム配線層との結線のための
開口数を極小化できるため、高い良品収率を実現
できる。
ン配線層の低抵抗化裏打ち材料として用いられる
ため、第１アルミニウム配線層との結線のための
開口数を極小化できるため、高い良品収率を実現
できる。
次に図面を参考にしながら、この発明の一実施
例につき説明する。第１図、第２図は、１トラン
ジスタ／セル型のダイナミツクMOS記憶回路を
この発明に基いて構成した場合の装置の平面図お
よび断面図である。
例につき説明する。第１図、第２図は、１トラン
ジスタ／セル型のダイナミツクMOS記憶回路を
この発明に基いて構成した場合の装置の平面図お
よび断面図である。
この実施例では、１層の多結晶シリコン膜と２
層のアルミニウム配線層を用いて記憶回路を構成
している。
層のアルミニウム配線層を用いて記憶回路を構成
している。
第１図に示すように、活性領域１０１以外の場
所は、フイールド酸化膜に覆われており、多結晶
シリコン膜は、ワード線およびワード・トランジ
スタのゲート電極１０２および容量プレート１０
３を構成している。
所は、フイールド酸化膜に覆われており、多結晶
シリコン膜は、ワード線およびワード・トランジ
スタのゲート電極１０２および容量プレート１０
３を構成している。
ビツト線１０５は、第１アルミニウム配線層で
形成されており、ソース・ドレイン拡散層への開
口１０４を通してセルに結線されている。第２ア
ルミニウム配線１０８は、多結晶シリコン膜で形
成されたワード線１０２の低抵抗化裏打ち材料と
して働き、あらかじめワード線１０２と結線され
た第１アルミニウム配線１０６と開口１０７を通
して接続されている。第１図のＡ−A′面の装置
の断面図を第２図Ａに示す。
形成されており、ソース・ドレイン拡散層への開
口１０４を通してセルに結線されている。第２ア
ルミニウム配線１０８は、多結晶シリコン膜で形
成されたワード線１０２の低抵抗化裏打ち材料と
して働き、あらかじめワード線１０２と結線され
た第１アルミニウム配線１０６と開口１０７を通
して接続されている。第１図のＡ−A′面の装置
の断面図を第２図Ａに示す。
図中、多結晶シリコン膜で形成されたワード線
２０６および容量プレート２０５上を第１の層間
絶縁膜２０８を介して第１アルミニウム配線で形
成されたビツト線２０９が通過しており、n+拡
散層からなるソース・ドレイン領域２０７に結線
されている。さらにその上を第２の層間絶縁膜２
１０を介して、第２アルミニウム配線２１１が通
過している。
２０６および容量プレート２０５上を第１の層間
絶縁膜２０８を介して第１アルミニウム配線で形
成されたビツト線２０９が通過しており、n+拡
散層からなるソース・ドレイン領域２０７に結線
されている。さらにその上を第２の層間絶縁膜２
１０を介して、第２アルミニウム配線２１１が通
過している。
又、第２図Ｂは、ワード線２０６と低抵抗化裏
打ち用の第２のアルミニウム配線２１１とが第１
のアルミニウム配線２０９を介して接続される第
１図のＢ−Ｂ部の断面図である。
打ち用の第２のアルミニウム配線２１１とが第１
のアルミニウム配線２０９を介して接続される第
１図のＢ−Ｂ部の断面図である。
この実施例では、すべてのMOS素子は、多結
晶シリコンゲート素子として構成されており、十
分な信頼性を実現できる。また高速動作の如げと
なつていた多結晶シリコン層の高配線抵抗を第２
アルミニウムで裏打ちを行うことにより、容易に
所望の値まで低下させることができる。
晶シリコンゲート素子として構成されており、十
分な信頼性を実現できる。また高速動作の如げと
なつていた多結晶シリコン層の高配線抵抗を第２
アルミニウムで裏打ちを行うことにより、容易に
所望の値まで低下させることができる。
また第２アルミニウム配線は裏打ち部分また
は、第１アルミニウム同志の交差結線部分のみに
しか使用しないため、第１アルミニウムと第２ア
ルミニウムとを結線する開口数は極小化でき、高
い良品収率を実現できる。
は、第１アルミニウム同志の交差結線部分のみに
しか使用しないため、第１アルミニウムと第２ア
ルミニウムとを結線する開口数は極小化でき、高
い良品収率を実現できる。
第１図はこの発明による一実施例を示す平面図
であり、第２図Ａおよび第２図Ｂはそれぞれ第１
図のＡ−A′部およびＢ−B′部における断面図で
ある。 図中、１０１……活性領域、１０２……多結晶
シリコン・ワード線、１０３……多結晶シリコン
容量プレート、１０４……ソース・ドレイン開
口、１０５……第１アルミニウム・ビツト線、１
０６……裏打ち結線用第１アルミニウム配線、１
０７……第１アルミニウムへの開口、１０８……
裏打ち用第２アルミニウム配線、２０１……Ｐ型
Si基板、２０２……容量ゲート酸化膜、２０３…
…ワードトランジスタゲート酸化膜、２０４……
フイールド酸化膜、２０５……容量プレート、２
０６……ワード線、２０７……ソースドレイン拡
散層、２０８……第１層間絶縁膜、２０９……第
１アルミニウムビツト線、２１０……第２層間絶
縁膜、２１１……裏打ち用第２アルミニウム配線
である。
であり、第２図Ａおよび第２図Ｂはそれぞれ第１
図のＡ−A′部およびＢ−B′部における断面図で
ある。 図中、１０１……活性領域、１０２……多結晶
シリコン・ワード線、１０３……多結晶シリコン
容量プレート、１０４……ソース・ドレイン開
口、１０５……第１アルミニウム・ビツト線、１
０６……裏打ち結線用第１アルミニウム配線、１
０７……第１アルミニウムへの開口、１０８……
裏打ち用第２アルミニウム配線、２０１……Ｐ型
Si基板、２０２……容量ゲート酸化膜、２０３…
…ワードトランジスタゲート酸化膜、２０４……
フイールド酸化膜、２０５……容量プレート、２
０６……ワード線、２０７……ソースドレイン拡
散層、２０８……第１層間絶縁膜、２０９……第
１アルミニウムビツト線、２１０……第２層間絶
縁膜、２１１……裏打ち用第２アルミニウム配線
である。
Claims (1)
- １ 多結晶シリコン膜をゲート電極材料に用いた
絶縁ゲート電界効果トランジスタを有し、ワード
線が前記ゲート電極材料と同一の材料からなり、
前記トランジスタのソース・ドレイン領域の一方
をビツト線に接続してなる半導体集積回路装置に
おいて、多数の前記トランジスタのゲート電極を
直列接続するワード線が第１の方向に延在し、前
記ワード線上に第１の絶縁膜を介して第１のアル
ミニウム配線層を有し、前記第１のアルミニウム
配線層上に第２の絶縁膜を介して前記それぞれの
ワード線に対して対となる第２のアルミニウム配
線層が前記第１の方向に延在し、前記第１のアル
ミニウム配線層の一部は前記第１の方向と直交す
る第２の方向に延在するビツト線となる第１のア
ルミニウム配線層を、他の一部は前記ワード線と
前記第２のアルミニウム配線との接続部を構成
し、前記ワード線の前記トランジスタのゲート電
極のみを複数含む領域外に第１及び第２の領域を
設け、かつ前記第１及び第２の領域が前記接続部
となる第１のアルミニウム配線層を介して前記対
となる第２のアルミニウム配線層に接続され、こ
れによりワード線の多結晶シリコン膜を低抵抗化
したことを特徴とする半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56153241A JPS5854654A (ja) | 1981-09-28 | 1981-09-28 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56153241A JPS5854654A (ja) | 1981-09-28 | 1981-09-28 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5854654A JPS5854654A (ja) | 1983-03-31 |
| JPS6348182B2 true JPS6348182B2 (ja) | 1988-09-28 |
Family
ID=15558137
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56153241A Granted JPS5854654A (ja) | 1981-09-28 | 1981-09-28 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5854654A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59210662A (ja) * | 1983-05-16 | 1984-11-29 | Nec Corp | 読み出し専用メモリ− |
| GB2143675B (en) * | 1983-07-11 | 1987-05-07 | Nat Semiconductor Corp | High efficiency dynamic random access memory cell and process for fabricating it |
| JPS6097665A (ja) * | 1983-11-01 | 1985-05-31 | Fujitsu Ltd | 半導体記憶装置 |
| JPH0682801B2 (ja) * | 1983-12-23 | 1994-10-19 | 株式会社日立製作所 | 半導体記憶装置とそのレイアウト方法 |
| JPH0682802B2 (ja) * | 1985-05-23 | 1994-10-19 | 三菱電機株式会社 | 半導体メモリ装置 |
| JPS6263948U (ja) * | 1985-10-11 | 1987-04-21 | ||
| JPH0799772B2 (ja) * | 1986-07-17 | 1995-10-25 | 株式会社東芝 | 不揮発性半導体記憶装置 |
| JPH07114258B2 (ja) * | 1989-09-13 | 1995-12-06 | 東芝マイクロエレクトロニクス株式会社 | 半導体メモリ |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5143087A (ja) * | 1974-10-11 | 1976-04-13 | Hitachi Ltd | Handotaisochinohaisenkozo |
| JPS55120150A (en) * | 1979-03-09 | 1980-09-16 | Toshiba Corp | Semiconductor device |
-
1981
- 1981-09-28 JP JP56153241A patent/JPS5854654A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5143087A (ja) * | 1974-10-11 | 1976-04-13 | Hitachi Ltd | Handotaisochinohaisenkozo |
| JPS55120150A (en) * | 1979-03-09 | 1980-09-16 | Toshiba Corp | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5854654A (ja) | 1983-03-31 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0120926B1 (ko) | 반도체 집적회로 장치 및 그 제조방법 | |
| JPH0746702B2 (ja) | 半導体記憶装置 | |
| JPH0658947B2 (ja) | 半導体メモリ装置の製法 | |
| JPS6164166A (ja) | 半導体装置 | |
| US4807017A (en) | Semiconductor memory device with wirings having ensured cross-sections | |
| JPS6348182B2 (ja) | ||
| JPS5835969A (ja) | 半導体装置 | |
| JPH0278230A (ja) | 半導体集積回路装置 | |
| JPH04276659A (ja) | 半導体集積回路装置及びその形成方法 | |
| JPS58140151A (ja) | 半導体集積回路装置 | |
| JP2876658B2 (ja) | 半導体装置 | |
| JP2590900B2 (ja) | メモリ装置 | |
| JP3967746B2 (ja) | 半導体集積回路装置及びその製造方法 | |
| JP2876673B2 (ja) | 半導体メモリ | |
| JPS63296264A (ja) | スタティックｒａｍ | |
| JP2732523B2 (ja) | 半導体集積回路装置 | |
| JP2993041B2 (ja) | 相補型ｍｏｓ半導体装置 | |
| JPS61296757A (ja) | 半導体集積回路装置 | |
| JPS60196967A (ja) | ダイナミツクメモリセル | |
| JPS63199455A (ja) | 半導体記憶装置 | |
| JPS5951563A (ja) | 集積回路装置 | |
| JPH0325947B2 (ja) | ||
| JPH02198172A (ja) | 半導体集積回路装置 | |
| KR940008101A (ko) | 반도체기억장치 및 그 제조방법 | |
| JPS62145863A (ja) | 半導体記憶装置 |