JPS63296264A - スタティックｒａｍ - Google Patents
スタティックｒａｍInfo
- Publication number
- JPS63296264A JPS63296264A JP63107645A JP10764588A JPS63296264A JP S63296264 A JPS63296264 A JP S63296264A JP 63107645 A JP63107645 A JP 63107645A JP 10764588 A JP10764588 A JP 10764588A JP S63296264 A JPS63296264 A JP S63296264A
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- JP
- Japan
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- wiring
- poly
- layer
- insulating film
- resistance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 30
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 229920005591 polysilicon Polymers 0.000 claims description 9
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体装置における配線構造に関し、主として
スタティックＲＡ Ｍ （Ｒａｎ ｄｏｍ Ａｃｃｅｓ
ｓＭｅｍｏｒｙ）を対象とする。
スタティックＲＡ Ｍ （Ｒａｎ ｄｏｍ Ａｃｃｅｓ
ｓＭｅｍｏｒｙ）を対象とする。
第１図に示すような高抵抗ポリＳｉを用いたスタティッ
クメモリセルは公知である。同図から明らかなように、
Ｔ＋ 、Ｔｔ 、ＴｓおよびＴ４はメモリセルを構
成するＭＯＳ）ランジスタ、Ｒ１）Ｒ１はメモリセルを
構成する抵抗である。また、Ｗ、 Ｌ ハ＋７− ）’
線、Ｂ、Ｂはビット線、Ｖ、） Ｄ ハを源ラインであ
る。
クメモリセルは公知である。同図から明らかなように、
Ｔ＋ 、Ｔｔ 、ＴｓおよびＴ４はメモリセルを構
成するＭＯＳ）ランジスタ、Ｒ１）Ｒ１はメモリセルを
構成する抵抗である。また、Ｗ、 Ｌ ハ＋７− ）’
線、Ｂ、Ｂはビット線、Ｖ、） Ｄ ハを源ラインであ
る。
このようなセルにおいて、ワード線Ｗ、Ｌや抵抗Ｒ，，
Ｒ，はポリＳｉゲートに延設するポリＳｉ配線により形
成している。ところで、ＲＡＭの高速動作を得るために
ゲート配線を低抵抗化しようと試みられたが、ポリＳｉ
ゲートでは２０Ω／ｙｘ”以下の低抵抗化は困難である
ことがわかった。一方、Ｍｏ（モリブデン）のようにセ
ルファライン処理かつ低抵抗化を可能とする高融点金属
をゲート電極として用いた場合にはＳｉゲートＭＯＳプ
ロセスに比して複雑であり、高密度の集積回路の実現が
困難であることがわかった。
Ｒ，はポリＳｉゲートに延設するポリＳｉ配線により形
成している。ところで、ＲＡＭの高速動作を得るために
ゲート配線を低抵抗化しようと試みられたが、ポリＳｉ
ゲートでは２０Ω／ｙｘ”以下の低抵抗化は困難である
ことがわかった。一方、Ｍｏ（モリブデン）のようにセ
ルファライン処理かつ低抵抗化を可能とする高融点金属
をゲート電極として用いた場合にはＳｉゲートＭＯＳプ
ロセスに比して複雑であり、高密度の集積回路の実現が
困難であることがわかった。
本発明は、上記した問題点を解決すべくなされたもので
あり、その目的とするところは半導体メ％ ＩＪにおけ
るポリＳｉ配線の低抵抗化による高速化にある。
あり、その目的とするところは半導体メ％ ＩＪにおけ
るポリＳｉ配線の低抵抗化による高速化にある。
上記目的を達成するために１本発明のスタティックＲＡ
Ｍによれば、半導体基板に形成され、メモリセル用高抵
抗ポリシリコンとワード線に接続されるメモリセル用Ｍ
ＯＳトランジスタとを具備して成るスタティックＲＡＭ
において、前記ワード線は、前記メモリセル用ＭＯＳト
ランジスタのゲート電極を含む第１層目のポリシリコン
層から成る下層配線層と、該下層配線層上に絶縁膜を介
して前記高抵抗ポリシリコンと同一層である第２層目の
ポリシリコン層から成る上層配線層とから成り、前記下
層配線層と前記上層配線層とは前記絶縁膜に設けられた
複数のスルーホールを介して電気的接続されて成ること
を特徴とする。すなわち、本発明によれば、第２図に示
すようにポリＳｉグー）ＭＯＳＦＥＴのポリＳｉゲート
から延在するワード線Ｗ、Ｌ、に対して平行なポリＳｉ
高抵抗と同じ層の第２のワード線Ｗ、 ：ｔ、、が設け
られ、七のワード線Ｗ、 Ｌ＊はワード線Ｗ、Ｌ、に
対して接続していることを特徴とするものである。
Ｍによれば、半導体基板に形成され、メモリセル用高抵
抗ポリシリコンとワード線に接続されるメモリセル用Ｍ
ＯＳトランジスタとを具備して成るスタティックＲＡＭ
において、前記ワード線は、前記メモリセル用ＭＯＳト
ランジスタのゲート電極を含む第１層目のポリシリコン
層から成る下層配線層と、該下層配線層上に絶縁膜を介
して前記高抵抗ポリシリコンと同一層である第２層目の
ポリシリコン層から成る上層配線層とから成り、前記下
層配線層と前記上層配線層とは前記絶縁膜に設けられた
複数のスルーホールを介して電気的接続されて成ること
を特徴とする。すなわち、本発明によれば、第２図に示
すようにポリＳｉグー）ＭＯＳＦＥＴのポリＳｉゲート
から延在するワード線Ｗ、Ｌ、に対して平行なポリＳｉ
高抵抗と同じ層の第２のワード線Ｗ、 ：ｔ、、が設け
られ、七のワード線Ｗ、 Ｌ＊はワード線Ｗ、Ｌ、に
対して接続していることを特徴とするものである。
第８１ｇ（ａ）〜（ｃ）にその概略プロセスを示す。同
図（ａ）において、ｌはＳｉ基板、２はフィルド絶縁膜
、３はゲート絶縁膜、４は絶縁膜上に配設された第１の
ポリＳｉ配線である。゛同図（ｂ）のようにこの上に眉
間絶縁膜５を形成し、いくつかの個所にスルーホール６
をあける。さらに同図（Ｃ）のようＫこの眉間絶縁膜の
上を第１の配線に平行に第２の配線７を走らせる。第２
の配線はポリＳｉを用い、スルーホールを通して第１の
配線とコンタクトする。
図（ａ）において、ｌはＳｉ基板、２はフィルド絶縁膜
、３はゲート絶縁膜、４は絶縁膜上に配設された第１の
ポリＳｉ配線である。゛同図（ｂ）のようにこの上に眉
間絶縁膜５を形成し、いくつかの個所にスルーホール６
をあける。さらに同図（Ｃ）のようＫこの眉間絶縁膜の
上を第１の配線に平行に第２の配線７を走らせる。第２
の配線はポリＳｉを用い、スルーホールを通して第１の
配線とコンタクトする。
このように第１の配線と第２の配線とは並列に接続され
ていることから全体として低抵抗化を図ることができる
。第２の配線にポリＳｉ層を用いる場合、第１の配線と
同じ抵抗値とすれば実効抵抗は約１／２となる。
ていることから全体として低抵抗化を図ることができる
。第２の配線にポリＳｉ層を用いる場合、第１の配線と
同じ抵抗値とすれば実効抵抗は約１／２となる。
第４図は本発明をさらに詳細に説明するもので、第１図
で示したスタティックメモリセルに応用した図面を示す
。同図において太い斜めの部分ハツチングを施した部分
２はフィルドＳｉｎ、膜で、フィルドにより囲まれた部
分がアクティブ領域８となり、細い実線で囲む部分が第
１層目のポリＳｉ層（配線）４でこの第１のポリＳｉ層
４がアクティブ領域８と交差する部分にポリＳｉグー）
（Ｔ、。
で示したスタティックメモリセルに応用した図面を示す
。同図において太い斜めの部分ハツチングを施した部分
２はフィルドＳｉｎ、膜で、フィルドにより囲まれた部
分がアクティブ領域８となり、細い実線で囲む部分が第
１層目のポリＳｉ層（配線）４でこの第１のポリＳｉ層
４がアクティブ領域８と交差する部分にポリＳｉグー）
（Ｔ、。
Ｔ、・・・・・・）が形成され、これをはさんだアクテ
ィブ領域にンースＳ、、Ｓ、・・・ドレインＤｓ＝Ｄｓ
・・どなるよう自己整合的に不純物が拡散される。同図
において破線で囲む部分は第２層の配線７でこれらは第
１のポリＳｉ配線と平行に走り、スルーホールＴＨ１で
相互にコンタクトする。同図では第１の配線をＭｏ５Ｆ
ＥＴのゲート電極を含む第１のワード線ＷＬ、とし、第
２層目のポリＳｉ層を第２のワード線ＷＬ１として使用
する。第２層目のポリＳｉ層は、抵抗Ｒ，，Ｒ，及びＶ
ＤＤ用配線としても使用している。一部に一点鎖線で囲
む部分９は第３層のＡ／＋配線で縦方向に延び、コンタ
クト部ＡＣ１、Ａｃｔ −ＡＣｓにおいて基板内に形
成された領域とコンタクトする。コンタクト部ＤＣ，，
ＤＣ，においては、基板内く形成された領域と第１層目
および！２層目のポリＳ ｌとがコンタクトしている。
ィブ領域にンースＳ、、Ｓ、・・・ドレインＤｓ＝Ｄｓ
・・どなるよう自己整合的に不純物が拡散される。同図
において破線で囲む部分は第２層の配線７でこれらは第
１のポリＳｉ配線と平行に走り、スルーホールＴＨ１で
相互にコンタクトする。同図では第１の配線をＭｏ５Ｆ
ＥＴのゲート電極を含む第１のワード線ＷＬ、とし、第
２層目のポリＳｉ層を第２のワード線ＷＬ１として使用
する。第２層目のポリＳｉ層は、抵抗Ｒ，，Ｒ，及びＶ
ＤＤ用配線としても使用している。一部に一点鎖線で囲
む部分９は第３層のＡ／＋配線で縦方向に延び、コンタ
クト部ＡＣ１、Ａｃｔ −ＡＣｓにおいて基板内に形
成された領域とコンタクトする。コンタクト部ＤＣ，，
ＤＣ，においては、基板内く形成された領域と第１層目
および！２層目のポリＳ ｌとがコンタクトしている。
第４Ａ図は第４図のＳｉゲ−）ＭＯＳＦＥＴ（Ｔｌ）部
分を含むＡ−χ断面図である。第４Ｂ図は第４図のワー
ド線ＷＬＩ 、ＷＬｌを含むＢ−Ｂ′断面図である。
分を含むＡ−χ断面図である。第４Ｂ図は第４図のワー
ド線ＷＬＩ 、ＷＬｌを含むＢ−Ｂ′断面図である。
このようなメモリセルは通常ｎ型Ｓｉ基板（チップ）の
二部に形成された一個のｐ型つェル内ＫｎチャネルＭＯ
８ＦＥＴのマトリックスによって構成され、セルの周囲
のｎ基板表面にはＣＭｏ５ＩＣからなる周辺回路（クロ
ック回路、バッファ回路。デコーダ回路）が形成される
ものである。
二部に形成された一個のｐ型つェル内ＫｎチャネルＭＯ
８ＦＥＴのマトリックスによって構成され、セルの周囲
のｎ基板表面にはＣＭｏ５ＩＣからなる周辺回路（クロ
ック回路、バッファ回路。デコーダ回路）が形成される
ものである。
本発明は高速スタティックＲＡＭに適用できる。
本発明によるワード線の多層構造は、眉間絶縁膜を介し
てゲート電極部を含む第１の配線の上に第２の配線が重
ねられた状態となるので、ワード線の第２の配線を形成
するための占有面積は従来のものと全く変りなく形成で
きる。そして、この時、同一ワード線における第２の配
線は、他のワード線の第１の配線上をクロスすることな
く形成できるので、あるワード線から他のワード線に信
号が雑音信号としてリークする心配はない。また、本発
明はスタティックＳＲＡＭに不可欠なポリＳｉ高抵抗の
層を第２のワード線として使用するので特別なプロセス
を追加する必要なく高速化できる。
てゲート電極部を含む第１の配線の上に第２の配線が重
ねられた状態となるので、ワード線の第２の配線を形成
するための占有面積は従来のものと全く変りなく形成で
きる。そして、この時、同一ワード線における第２の配
線は、他のワード線の第１の配線上をクロスすることな
く形成できるので、あるワード線から他のワード線に信
号が雑音信号としてリークする心配はない。また、本発
明はスタティックＳＲＡＭに不可欠なポリＳｉ高抵抗の
層を第２のワード線として使用するので特別なプロセス
を追加する必要なく高速化できる。
第１図はＲＡＭの基本セル構造を示す回路図、第２図は
本発明の詳細な説明するだめの回路図、第３図（ａ）〜
ｆｃ）は本発明による配線構造を得るプロセスの例を示
す工程断面図、第４図は本発明をスタティックＲＡＭに
応用した実施例を示す平面図、第４Ａ図及び第４Ｂ図は
第４図のＡ−Ａ断面及びＢ−Ｂ断面をあられす断面図で
ある。 １・・・Ｓｉ基板、２・・・フィルド絶縁膜、３・・・
ゲート絶縁膜、４・・・第】ボＪＳｉ配線、５・・・層
間絶縁膜、６・・・スルーホール、７・・・第２ポリＳ
ｉ配線。 代理人 弁理士 小 川 勝 男・・・。 −７−夕 第 １ 図 第４Ａ図 第４８２ 第 ２ 図 第 ３ 図 第 ４ 図
本発明の詳細な説明するだめの回路図、第３図（ａ）〜
ｆｃ）は本発明による配線構造を得るプロセスの例を示
す工程断面図、第４図は本発明をスタティックＲＡＭに
応用した実施例を示す平面図、第４Ａ図及び第４Ｂ図は
第４図のＡ−Ａ断面及びＢ−Ｂ断面をあられす断面図で
ある。 １・・・Ｓｉ基板、２・・・フィルド絶縁膜、３・・・
ゲート絶縁膜、４・・・第】ボＪＳｉ配線、５・・・層
間絶縁膜、６・・・スルーホール、７・・・第２ポリＳ
ｉ配線。 代理人 弁理士 小 川 勝 男・・・。 −７−夕 第 １ 図 第４Ａ図 第４８２ 第 ２ 図 第 ３ 図 第 ４ 図
Claims (1)
- （１）半導体基板に形成され、メモリセル用高抵抗ポリ
シリコンとワード線に接続されるメモリセル用ＭＯＳト
ランジスタとを具備して成るスタティックＲＡＭにおい
て、前記ワード線は、前記メモリセル用ＭＯＳトランジ
スタのゲート電極を含む第１層目のポリシリコン層から
成る下層配線層と、該下層配線層上に絶縁膜を介して前
記高抵抗ポリシリコンと同一層である第２層目のポリシ
リコン層から成る上層配線層とから成り、前記下層配線
層と前記上層配線層とは前記絶縁膜に設けられた複数の
スルーホールを介して電気的接続されて成ることを特徴
とするスタティックＲＡＭ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63107645A JPS63296264A (ja) | 1988-05-02 | 1988-05-02 | スタティックｒａｍ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63107645A JPS63296264A (ja) | 1988-05-02 | 1988-05-02 | スタティックｒａｍ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6411880A Division JPS56161668A (en) | 1980-05-16 | 1980-05-16 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63296264A true JPS63296264A (ja) | 1988-12-02 |
Family
ID=14464441
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63107645A Pending JPS63296264A (ja) | 1988-05-02 | 1988-05-02 | スタティックｒａｍ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63296264A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5436506A (en) * | 1992-10-12 | 1995-07-25 | Samsung Electronics Co., Ltd. | Semiconductor memory device and the manufacturing method thereof |
| KR100490648B1 (ko) * | 2000-10-04 | 2005-05-24 | 주식회사 하이닉스반도체 | 에스램셀의 제조 방법 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4875175A (ja) * | 1972-01-12 | 1973-10-09 | ||
| JPS52106693A (en) * | 1976-03-05 | 1977-09-07 | Hitachi Ltd | Integrated circuit |
| JPS5414690A (en) * | 1977-07-06 | 1979-02-03 | Hitachi Ltd | Semiconductor device and its manufacture |
| JPS54122984A (en) * | 1978-03-16 | 1979-09-22 | Nec Corp | Memory unit of integrated circuit |
-
1988
- 1988-05-02 JP JP63107645A patent/JPS63296264A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4875175A (ja) * | 1972-01-12 | 1973-10-09 | ||
| JPS52106693A (en) * | 1976-03-05 | 1977-09-07 | Hitachi Ltd | Integrated circuit |
| JPS5414690A (en) * | 1977-07-06 | 1979-02-03 | Hitachi Ltd | Semiconductor device and its manufacture |
| JPS54122984A (en) * | 1978-03-16 | 1979-09-22 | Nec Corp | Memory unit of integrated circuit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5436506A (en) * | 1992-10-12 | 1995-07-25 | Samsung Electronics Co., Ltd. | Semiconductor memory device and the manufacturing method thereof |
| KR100490648B1 (ko) * | 2000-10-04 | 2005-05-24 | 주식회사 하이닉스반도체 | 에스램셀의 제조 방법 |
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