KR100490648B1 - 에스램셀의 제조 방법 - Google Patents

Abstract

본 발명은 워드라인과 구동트랜지스터의 게이트간 단락이 발생하더라도 VCC 및 온도에 관계없이 인접셀의 페일을 억제하도록 한 SRAM셀의 제조 방법에 관한 것으로, 각각 두 개의 전송 트랜지스터, 구동 트랜지스터 및 부하트랜지스터를 형성하고, 상기 전송트랜지스터의 게이트에 워드라인을 접속시키며 상기 전송트랜지스터의 소스단과 상기 구동트랜지스터 중 일측 트랜지스터의 드레인단이 공통으로 접합되는 셀노드을 형성하고, 상기 셀노드에 타측 구동트랜지스터의 게이트를 접속시키는 단위셀을 구성하고 상기 단위셀이 복수개 배열시키는 SRAM의 제조 방법에 있어서, 상기 단위셀의 각 워드라인을 폴리실리콘막과 금속살리사이드의 적층구조로 형성하여 상기 단위셀 동작시 상기 셀노드의 전위를 VCC 레벨로 유지시키는 단계를 포함하여 이루어진다.

Description

에스램셀의 제조 방법{METHOD OF MANUFACTURING SRAM CELL}

본 발명은 메모리소자의 제조 방법에 관한 것으로, 특히 FCMOS(Full CMOS)에서의 콜드온도(Cold temerature)에서의 고전원전압(High VCC)현상 및 페일(Bit Fail) 발생률을 감소시키기 위한 SRAM의 제조 방법에 관한 것이다.

일반적으로, SRAM의 단위셀은 6개의 트랜지스터(6T)로 구성되는데, 구동트랜지스터(Drive transistor), 엑세스트랜지스터(Access transistor), 부하소자(Load element)로 구성된다.

여기서, 상기 구동트랜지스터 및 엑세스트랜지스터는 NMOS를 이용하며, 상기 부하소자는 저항, PMOS, FCMOS(Full CMOS), 폴리실리콘부하소자(Polysilicon load) 또는 TFT(Thin Film Transistor)를 이용한다. 최근에는 저전력, 대용량 메모리소자를 구현하기 위해 TFT를 부하소자로 적용하고 있다.

도 1은 종래기술에 따른 FCMOS형 SRAM셀의 셀어레이를 도시한 도면으로서, 각 SRAM셀의 단위셀은 각각의 게이트에 워드라인(WL)이 연결되고 드레인에 정비트라인(BL) 및 부비트라인(/BL)이 연결된 엑세스트랜지스터(Q1, Q3), 부하소자로서 소스단에 VCC가 인가된 PMOS(Q5, Q6), 상기 PMOS(Q5, Q6)의 드레인단과 상기 엑세스트랜지스터(Q1, Q3)의 소스단이 공통연결된 정셀노드(N) 및 부셀노드(/N), 상기 PMOS(Q5, Q6)와 직렬로 연결되고 공통으로 게이트가 연결된 CMOS구조를 가지며 상기 CMOS의 게이트가 상기 정셀노드(N) 및 부셀노드(/N)에 교차결합되는 구동트랜지스터(Q2, Q4)로 구성된다. 여기서, 상기 구동트랜지스터(Q2, Q4) 및 엑세스트랜지스터(Q1, Q3)는 NMOS이고, 상기 구동트랜지스터(Q2, Q4)의 소스에 VSS가 인가된다.

도 2는 종래기술에 따른 구동트랜지스터의 게이트와 워드라인이 단락되어 브릿지노드가 발생된 FCMOS SRAM의 단위셀을 도시한 도면이다.

도 2에 도시된 것처럼, 폴리실리콘을 워드라인(WL)으로 이용하면, 폴리실리콘 게이트 형성시 파티클(Particle) 또는 기타의 원인에 의해서 구동트랜지스터 (Q2, Q4)의 게이트와 워드라인(WL)이 단락되는데, 도 1에 도시된 것처럼, 워드라인 (WL)과 셀노드(N) 및 부셀노드(/N)간에 브릿지노드(Bridge node)에 의한 저항경로 (R_brg)가 존재하게 된다.

이 때, 정셀노드(N)의 전위(V_N)는 다음과 같다.

V_N = VCC×[R_D/(R_D+R_brg+R_WL)]

여기서, 워드라인저항(R_WL) 및 구동트랜지스터인 NMOS(Q2)의 채널저항(R_D)은 물질의 특성상 온도 및 VCC 레벨의 변화에 따라 저항값이 변하게 되는데 워드라인저항은 16㏀까지의 범위를 갖는다.

따라서, 다음의 두가지 경우가 존재하게 되어 페일(Fail)을 유발한다.

첫번째, 저 VCC(Low VCC) 및/또는 핫온도(Hot temperature)인 경우에 R_D >> R_WL(+R_brg)가 되는데, 이 때, 정셀노드전위(V_N)는 VCC로 변하고 부셀노드전위(V _/N)가 0이 되므로, 브릿지노드가 하이상태가 되어 워드라인(WL)은 하이상태를 유지함에 따라 브릿지셀만의 단일 비트 페일이 유발된다(A).

두번째, 고 VCC(High VCC) 및/또는 콜드온도(Cold temperature)인 경우에 R_D << R_WL(+R_brg)가 되는데, 이 때 정셀노드전위(V_N)가 VCC/2이므로 부셀노드(V_/N)의 전위는 여전히 하이로 유지되며, V_N도 VCC/2보다 작은 레벨을 계속 유지함에 따라 브릿지셀의 워드라인전압(V_WL)은 다음과 같다.

V_WL = VCC×(R_D(+R_brg))/(R_D+R_WL(+R_brg))

여기서, R_brg를 무시하는 경우, 브릿지셀의 워드라인전압(V_WL)은 V_2L = V_N < Vcc/2로 감소하며, 인접셀까지 페일을 유발할 수 있다(B). 따라서, 측정조건을 저 VCC(Low VCC)(핫 온도)에서 고 VCC(High Vcc)(콜드 온도)으로 점차적으로 움직이면, 첫번째(A) 경우에서 두번째(B) 경우로 변환되는 시점에서 페일 모드는 단일 비트 페일에서 로우페일(Row fail)로 달라질 수 있다.

이상과 같은 원리로 도 3과 같이 워드라인과 구동트랜지스터의 게이트간 브릿지가 발생하는 경우 컬럼리페어(Column repair)를 하여도 인접셀에서 콜드온도에서의 고 VCC(High VCC) 페일이 발생하게 되며, 이를 스크린하지 못할 경우 클레임(Claim)과 같은 심각한 상황을 초래할 수 있다. 도 3을 참조하여 자세히 설명하면, V_fp는 페일이 유발되는 임계 워드라인전압(Critical WL Voltage)으로서 브릿지된 경우 페일 양상이 가장 심하며, 마이크로브릿지(Micro bridge)로 갈수록 첫번째(A) 경우에 접근하여 페일 비트수가 감소함을 알 수 있다. 즉, 워드라인전압(V_WL)이 V_fp보다 작은 영역에서 페일이 유발된다.

본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 저온 및 저동작전원에서 워드라인과 구동트랜지스터의 게이트사이에 브릿지가 발생하더라도 워드라인과 브릿지저항을 감소시켜 온도 및 VCC 레벨에 관계없이 인접셀의 페일을 억제하는데 적합한 SRAM셀의 제조 방법을 제공함에 그 목적이 있다.

상기의 목적을 달성하기 위한 본 발명의 SRAM셀의 제조 방법은 각각 두 개의 전송 트랜지스터, 구동 트랜지스터 및 부하트랜지스터를 형성하고, 상기 전송트랜지스터의 게이트에 워드라인을 접속시키며 상기 전송트랜지스터의 소스단과 상기 구동트랜지스터 중 일측 트랜지스터의 드레인단이 공통으로 접합되는 셀노드을 형성하고, 상기 셀노드에 타측 구동트랜지스터의 게이트를 접속시키는 단위셀을 구성하고 상기 단위셀이 복수개 배열시키는 SRAM의 제조 방법에 있어서, 상기 단위셀의 각 워드라인을 금속살리사이드구조로 형성하여 상기 단위셀 동작시 상기 셀노드의 전위를 VCC 레벨로 유지시키는 단계를 포함하여 이루어짐을 특징으로 한다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.

통상적으로 채널저항은 소자설계에 따라 다소 차이가 있으나, 상온에서 VCC에 따라서 10㏀∼40㏀의 값을 가지며 워드라인저항(R_WL)은 워드라인 구조 및 스트랩핑(Stapping) 방법에 따라 다르나, 도우프드 폴리실리콘(Doped polysilicon)을 이용하는 경우 16㏀(64 셀의 경로의 전체 저항)정도의 값을 가진다.

따라서, 본 발명의 실시예에서는 셀노드의 전위(V_N)가 구동트랜지스터의 채널저항(R_D)과 브릿지저항(R_brg) 및 워드라인(R_WL)의 저항비에 의해서 발생되는 비트페일을 방지하기 위해 워드라인의 저항만을 감소시키는 방법을 제안한다.

도 4a 내지 도 4c는 본 발명의 제 1 실시예에 따른 FCMOS형 SRAM셀의 워드라인 저항을 감소시키는 방법을 도시한 도면이다.

도 4a에 도시된 바와 같이, 반도체기판(11)에 소자분리공정을 이용하여 소자간 격리를 위한 필드산화막(12)을 형성하고, 상기 필드산화막(12)이 형성된 반도체기판(11)상에 마스크산화막(14)을 포함하는 다수의 게이트패턴(13)을 형성한다. 이 때, 상기 게이트패턴(13)은 폴리실리콘을 이용한다.

도 4b에 도시된 바와 같이, 상기 게이트패턴(13)을 마스크로 이용한 고농도 불순물 이온주입으로 소스/드레인(도시 생략)을 형성한 후, 상기 게이트패턴(13)의 양측벽에 접하는 스페이서(15)를 형성한다. 여기서, 상기 소스/드레인은 LDD(Lightly Doped Drain)형태로 형성한다.

이어서, 상기 게이트패턴(13)을 포함한 전면에 감광막(16)을 도포하고 노광 및 현상으로 워드라인이 형성될 영역을 오픈시킨다. 이후, 상기 오픈된 영역의 게이트패턴(13)은 워드라인(13a)으로 일컫는다.

도 4c에 도시된 바와 같이, 상기 감광막(16)의 오픈으로 노출된 워드라인 (13a)상의 마스크산화막(14)을 제거한 후, 텅스텐(W), 티타늄(Ti) 또는 코발트(Co) 중 어느 하나의 금속을 증착 및 열처리하여 상기 워드라인(13a)의 상면에 금속살리사이드(17)를 형성한다.

상기와 같이 금속살리사이드를 형성하면 통상의 폴리실리콘(12Ω)을 이용하는 워드라인에 비해 그 저항이 1천배 정도 작게 되어 채널저항이 워드라인저항과 브릿지저항을 합한 값보다 훨씬 크다.

그리고, 상기와 같이 살리사이드구조의 워드라인을 형성하면 R_D≫R_brg+R_WL를 유지하므로 셀동작시 워드라인이 턴온(Turn on)되면, 셀노드전위(V_N)가 VCC×[R_D/(R_D+R_brg+R_WL)]에 의해 VCC을 만족하게 되어 VCC 및 온도에 따라서 인접셀이 페일되는 현상을 억제한다. 또한, 페일된 셀이 컬럼리페어(Cloum repair)된 후 인접하는 셀의 페일을 억제한다.

도 5는 본 발명의 제 2 실시예에 따른 워드라인저항의 감소 방법을 도시한 도면으로서, 폴리실리콘을 이용하여 각 셀의 워드라인(21)을 형성한 후, 상기 워드라인을 포함한 전면에 층간절연막(22)을 형성한다.

이어서, 상기 층간절연막(22)을 선택적으로 패터닝하여 워드라인(21)이 소정부분이 노출되는 콘택홀을 형성하고, 상기 콘택홀을 포함한 전면에 텅스텐, 알루미늄 또는 구리 중 어느 하나의 금속(23)을 증착하여 워드라인(21)을 스트랩핑한다.

도 6은 도 5에 따른 단위 FCMOS형 SRAM셀의 어레이를 도시한 도면으로서, 각 단위셀마다 워드라인을 스트랩핑하여 총 워드라인저항을 감소시킨다.

즉, 도 6에 도시된 것처럼 텅스텐, 알루미늄 또는 구리 중 어느 하나의 금속을 이용하여 각 셀의 워드라인을 스트랩핑하면, 워드라인총저항(R_WL)은 스트랩핑저항과 금속저항의 합으로 구할 수 있는데, 통상적으로 폴리실리콘과 금속의 적층시폴리실리콘의 저항은 50Ω이고, 금속저항은 수 Ω에 불과하여 적층막의 총저항은 60Ω에 불과하다.

다시 말하면, 각 셀의 워드라인 스트랩핑을 실시하면, 워드라인총저항이 60Ω에 불과하여 R_D≫R_brg+R_WL를 유지하므로 고 VCC 및 콜드온도에서의 페일을 발생시키지 않는다. 또한, 셀동작시 워드라인이 턴온(Turn on)되면, 셀노드전위(V_N)가 VCC×[R_D/(R_D+R_brg+R_WL)]에 의해 VCC을 만족하게 되어 VCC 및 온도에 따라서 인접셀이 페일되는 현상을 억제한다. 또한, 페일된 셀이 컬럼리페어(Cloum repair)된 후 인접하는 셀의 페일을 억제한다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

상술한 바와 같은 본 발명은 금속살리사이드 구조의 워드라인을 형성하거나 또는 각 셀의 워드라인을 금속으로 스트랩핑하여 워드라인의 총저항을 감소시키므로써 구동트랜지스터의 게이트와 워드라인이 단락시에도 VCC 및 온도에 관계없이 셀노드의 전위를 VCC에 접근시킬 수 있고, 이로 인해 비트페일을 리페어한 후에도높은 VCC 및 콜드 온도에서의 상황에서도 인접셀의 페일 발생을 방지하여 소자의 수율 및 신뢰성을 향상시킬 수 있는 효과가 있다.

도 1은 종래기술에 따른 FCMOS형 SRAM셀 어레이를 도시한 도면,

도 2는 종래기술에 따른 구동트랜지스터의 게이트와 워드라인간 브릿지저항을 나타낸 도면,

도 3은 종래기술에 따른 워드라인 브릿지에 의한 워드라인 전압 분포를 나타낸 그래프,

도 4a 내지 도 4c는 본 발명의 제 1 실시예에 따른 SRAM셀의 제조 방법을 도시한 도면,

도 5는 본 발명의 제 2 실시예에 따른 SRAM셀의 제조 방법을 도시한 도면,

도 6은 본 발명의 제 2 실시예에 따른 각 셀의 워드라인이 스트랩핑된 SRAM셀 어레이를 도시한 회로도.

*도면의 주요 부분에 대한 부호의 설명

11 : 반도체기판 12 : 필드산화막

13 : 게이트패턴 13a : 워드라인

14 : 층간절연막 15 : 스페이서

16 : 감광막 17 : 금속살리사이드

Claims (9)

1. 삭제
2. 삭제
3. 각각 두 개의 전송 트랜지스터, 구동 트랜지스터 및 부하트랜지스터를 형성하고, 상기 전송트랜지스터의 게이트에 워드라인을 접속시키며 상기 전송트랜지스터의 소스단과 상기 구동트랜지스터 중 일측 트랜지스터의 드레인단이 공통으로 접합되는 셀노드을 형성하고, 상기 셀노드에 타측 구동트랜지스터의 게이트를 접속시키는 단위셀을 구성하고 상기 단위셀이 복수개 배열시키는 SRAM의 제조 방법에 있어서,

   상기 단위셀의 각 워드라인을 폴리실리콘막과 금속살리사이드의 적층 구조로 형성하여 상기 단위셀 동작시 상기 셀노드의 전위를 VCC 레벨로 유지시키는 단계를 포함하는 SRAM셀의 제조 방법.
4. 제 3 항에 있어서,

   상기 워드라인을 폴리실리콘막과 금속살리사이드의 적층 구조로 형성하는 단계는,

   반도체기판상에 폴리실리콘을 형성하는 단계;

   상기 폴리실리콘을 선택적으로 패터닝하여 상기 워드라인을 형성하는 단계;

   상기 워드라인상에 금속을 형성하는 단계; 및

   상기 금속을 열처리하여 상기 워드라인의 표면에 금속살리사이드를 형성하는 단계

   를 포함하는 것을 특징으로 하는 SRAM셀의 제조 방법.
5. 제 4 항에 있어서,

   상기 금속은 텅스텐, 티타늄 또는 코발트 중 어느 하나의 금속을 이용하는 것을 특징으로 하는 SRAM셀의 제조 방법.
6. SRAM셀의 제조 방법에 있어서,

   반도체기판상에 마스크산화막, 폴리실리콘으로 이루어지는 다수의 게이트패턴을 형성하는 단계;

   상기 게이트패턴의 측벽에 스페이서를 형성하는 단계;

   상기 게이트패턴 및 스페이서를 마스크로 이용한 고농도 불순물이온주입을 실시하여 상기 반도체기판에 불순물접합층을 형성하는 단계;

   상기 게이트패턴을 포함한 전면에 감광막을 도포하고 노광 및 현상하여 후속 워드라인이 형성될 게이트패턴을 오픈시키는 단계;

   상기 오픈된 게이트패턴상의 마스크산화막을 제거하는 단계;

   상기 마스크산화막을 제거하여 노출된 게이트패턴상에 금속을 형성하는 단계; 및

   상기 금속을 열처리하여 상기 게이트패턴상에 금속살리사이드구조의 워드라인을 형성하는 단계

   를 포함하는 SRAM셀의 제조 방법.
7. 제 6 항에 있어서,

   상기 금속은 텅스텐, 티타늄 또는 코발트 중 어느 하나의 금속을 이용하는 것을 특징으로 하는 SRAM셀의 제조 방법.
8. 삭제
9. 삭제