KR100265346B1 - 반도체소자 제조방법 - Google Patents

Abstract

본 발명은 소자 특성에 안정적이면서 Vcc 라인에 금속 콘택의 불량이 발생되는 것을 방지하며 또한 종래의 공정에서 추가되는 공정 없이 단순히 마스크 만을 변경시켜도 되는 SRAM 소자 제조 방법에 관한 것으로, 주변회로지역에서 전원라인에 금속막 콘택이 이루어지는 SRAM 소자 제조 방법에 있어서, 상기 주변회로 지역에서 상기 금속막 콘택이 이루어질 부위에 폴리사이드 패턴을 형성하는 단계; 상기 금속막 콘택과 오버랩되는 부위에서 상기 콘택 사이즈보다 큰 사이즈의 오픈부를 갖는 제1 절연막을 형성하는 단계; 상기 제1 오픈부를 통해 상기 폴리사이드 패턴에 콘택되는 상기 전원라인용으로서의 폴리실리콘막을 형성하는 단계; 제2 절연막을 형성하고 상기 제1 오픈부 내의 상기 폴리실리콘막이 노출되어 제2 오픈부가 형성되도록 상기 제2 절연막을 선택 식각하는 단계; 및 상기 제2 오픈부를 통해 상기 폴리실리콘막 상에 상기 금속층을 형성하는 단계를 포함하여 이루어진다.

Description

반도체소자 제조방법

본 발명은 얇은 폴리실리콘막 상에 금속콘택을 실시하는 반도체소자 제조방법에 관한 것으로, 특히 SRAM 제조 공정시 전원전압을 공급하기 위한 라인(이하 "Vcc 라인")에 금속콘택을 실시하는 방법에 관한 것이다.

일반적으로, 반도체소자를 제조함에 있어 얇은 폴리실리콘막 상에 금속콘택을 실시하는 경우가 발생되게 되는데, 그 일예로써 SRAM 제조가 있다. 즉, SRAM 제조시 주변회로 지역에서 폴리실리콘막으로 이루어진 Vcc 라인에 금속콘택을 실시하게 되는바, 상기 폴리실리콘막은 셀 지역에서 박막트랜지스터의 채널을 이루는 층이기 때문에 얇게 형성될 수밖에 없다. 따라서, 이 얇은 폴리실리콘막 상에 금속콘택을 실시할 때 콘택 불량의 문제점이 발생된다.

도 1은 얇은 폴리실리콘막 상에 금속콘택을 실시하는 종래기술 및 그 문제점을 보여주는 단면도이다. 도면에 도시된 바와 같이, 소정 공정이 완료된 기판(11) 상에 얇은 폴리실리콘막(12)이 형성되고 그 상부에 층간절연막(13)이 형성된 다음, 상기 층간절연막을 뚫고 상기 폴리실리콘막(12)에 콘택되는 금속막(14)을 형성하게 된다.

이때, 콘택 형성을 위해서는 층간절연막을 선택적으로 식각하여야 하는데, 통상 식각 잔류물의 방지를 위하여 과도식각(over etch)을 실시하고 있으며, 또한 이 주변에서 깊은 또 다른 콘택이 형성될 경우 또 다른 콘택의 오픈 불량을 방지하기 위해서는 충분한 과도 식각을 실시해야 하기 때문에, 도면에 도시된 바와 같이 폴리실리콘막(12)이 손상 또는 식각되어 콘택 불량을 유발한다.

도 2는 개선된 종래기술과 그 문제점을 도시한 단면도로서, SRAM 제조시 Vcc 라인에 금속콘택을 실시하는 개선된 종래기술을 보여준다. 도면에 도시된 바와 같이 개선된 종래기술은 얇은 폴리실리콘막(22) 상에 직접 금속막(24)을 콘택시키지 않고 다른 두꺼운 버퍼층을 매개로하여 콘택을 형성하는 방법이다. 즉, SRAM의 셀 지역에는 박막트랜지스터(바텀 타입)가 형성되는데, 이 박막트랜지스터의 게이트 전극용 폴리실리콘막을 패터닝할 때 주변회로 지역에 콘택 버퍼층으로서 폴리실리콘 패턴(21)을 동시에 형성하는 것이다. 박막트랜지스터의 게이트 전극용 폴리실리콘막은 두꺼운 두께를 갖기 때문에 버퍼용 폴리실리콘막 패턴(21) 역시 두꺼운 두께를 갖기 때문에 층간절연막(23)을 과도식각하여 금속 콘택홀을 형성한다 하더라도 도 1에서와 같은 문제는 발생되지 않는다. 미설명 도면부호 20은 소정 공정이 완료된 기판이다.

그러나, 통상 SRAM에서의 박막트랜지스터는 로드(load) 소자로서의 특성 향상을 위하여 P채널 트랜지스터를 사용하기 때문에, 게이트 전극용인 이 두꺼운 버퍼용 폴리실리콘막은 N형 불순물을 갖는다. 한편, SRAM에서의 Vcc 라인용인 얇은 폴리실리콘은 박막트랜지스터의 채널층으로도 사용되기 때문에 P형 불순물을 갖는다. 따라서, 개선된 종래기술은 얇은 폴리실리콘막(2)과 버퍼용 폴리실리콘막(21) 사이의 콘택에서 PN 접합 다이오드가 발생되어 셀에 정상적인 Vcc 전원을 공급하기 어렵게 되고, 이에 의해 SRAM 셀의 '하이' 레벨의 데이터가 저장되는 노드의 전위가 제대로 올라가지 않아 셀 안정성이 악화되게 된다.

본 발명의 목적은 얇은 폴리실리콘막 상에 금속콘택을 실시함에 있어 콘택 불량을 방지하기 위한 반도체소자 제조방법을 제공하는데 있다.

본 발명의 다른 목적은 소자 특성에 안정적이면서 Vcc 라인에 금속 콘택의 불량이 발생되는 것을 방지하는 SRAM 소자 제조방법을 제공하는데 있다.

도 1은 종래기술과 그 문제점을 도시한 단면도.

도 2는 개선된 종래기술과 그 문제점을 도시한 단면도.

도 3a 및 도 3b는 본 발명의 일실시예에 따른 공정 단면도.

* 도면의 주요부분에 대한 부호의 설명

32 : 폴리사이드 패턴

33, 35 : 층간절연막

34 : 얇은 폴리실리콘막

36 : 금속막

상기 목적을 달성하기 위한 본 발명의 반도체소자 제조방법은, 얇은 폴리실리콘막 상에 금속층을 콘택하는 반도체소자 제조방법에 있어서, 소정 공정이 완료된 기판 상에 폴리사이드 패턴을 형성하는 단계; 상기 폴리사이드 패턴의 소정부위가 노출되도록 제1 오픈부를 갖는 제1 절연막을 형성하는 단계; 상기 제1 오픈부를 통해 상기 폴리사이드 패턴에 콘택되는 상기 폴리실리콘막을 형성하는 단계; 제2 절연막을 형성하고 상기 제1 오픈부 내의 상기 폴리실리콘막이 노출되어 제2 오픈부가 형성되도록 상기 제2 절연막을 선택 식각하는 단계; 및 상기 제2 오픈부를 통해 상기 폴리실리콘막에 콘택되는 상기 금속층을 형성하는 단계를 포함하여 이루어진다.

또한 본 발명의 SRAM 소자 제조방법은 주변회로지역에서 전원라인에 금속막 콘택이 이루어지는 SRAM 소자 제조 방법에 있어서, 상기 주변회로 지역에서 상기 금속막 콘택이 이루어질 부위에 폴리사이드 패턴을 형성하는 단계; 상기 금속막 콘택과 오버랩되는 부위에서 상기 콘택 사이즈보다 큰 사이즈의 오픈부를 갖는 제1 절연막을 형성하는 단계; 상기 제1 오픈부를 통해 상기 폴리사이드 패턴에 콘택되는 상기 전원라인용으로서의 폴리실리콘막을 형성하는 단계; 제2 절연막을 형성하고 상기 제1 오픈부 내의 상기 폴리실리콘막이 노출되어 제2 오픈부가 형성되도록 상기 제2 절연막을 선택 식각하는 단계; 및 상기 제2 오픈부를 통해 상기 폴리실리콘막 상에 상기 금속층을 형성하는 단계를 포함하여 이루어진다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.

도 3a 및 도 3b는 본 발명의 일실시예에 따른 공정 단면도로서, 바텀 게이트형 박막트랜지스터(bottom gate type TFT)를 사용하는 SRAM 제조 공정에 관한 것이다.

도 3a를 참조하면, 먼저 소정 공정이 완료된 기판(31) 상에 폴리실리콘막 및 실리사이드막이 적층된 폴리사이드(polycide) 패턴(32)이 형성되는데, 이 폴리사이드 패턴(32)이 형성되는 지역은 SRAM의 주변회로 지역에서 Vcc 라인에 금속 콘택이 이루어지는 부위이다. 폴리사이드 패턴(32)의 면적은 상기 금속 콘택의 면적 보다 커야하는데, 이는 후속 공정을 보면 쉽게 이해될 것이다. 이어서, 소정크기로 오픈된 층간절연막(33)이 형성되는데, 역시 상기 층간절연막(33)의 오픈부위도 금속 콘택의 면적 보다 커야하며, 이 오픈 부위는 금속 콘택 부위와 오버랩되는 지역이다. 계속해서 Vcc 라인용으로서 두께가 얇은 폴리실리콘막(34)을 형성하여 상기 폴리사이드 패턴(32)에 폴리실리콘막(34)을 콘택시킨다. 이때의 콘택(이하 "제1콘택") 사이즈는 이후의 금속 콘택 사이즈보다 적다.

계속해서, 도 3b를 참조하면, 다시 상기 폴리실리콘막(34) 상에 금속 콘택홀이 오픈된 층간절연막이 형성되는 바, 이 금속콘택홀은 제1콘택 지역과 오버랩되면서 그 사이즈가 적다. 이어서 상기 콘택홀을 통해 상기 폴리실리콘막(34) 상에 콘택되는 금속막(36)이 형성된다.

여기서, 층간절연막(35)을 선택식각하여 금속 콘택홀을 형성할 때, 기 형성되어 있는 얇은 폴리실리콘막(34)은 손상 또는 식각되는데, 종래에는 이것이 문제가 되었지만 본 발명에서는 그 하부에 폴리사이드가 존재하고 폴리실리콘막이 금속콘택 사이즈보다 큰 사이즈로 상기 폴리사이드에 콘택되어 있으므로 콘택 불량의 문제를 해결 할 수 있다. 그리고, Vcc 라인에 전원이 공급되어도 폴리사이드는 금속성분이므로 PN 접합 다이오드가 발생되지 않아 셀에 Vcc 전원을 안정적으로 공급할 수 있다.

본 발명의 일실시예에서, 적용된 폴리사이드층은 통상 SRAM의 셀 지역에서 사용되고 있는 접지라인(이하 "Vss 라인")으로서, 셀 지역에서 비트라인 콘택 버퍼용으로도 사용되며, 실리콘기판상에 적층되는 폴리실리콘중 두 번째 폴리실리콘층(통상 poly 2라고 칭함)이다. 실리콘기판상에 적층되는 세 번째 폴리실리콘층은 종래기술(도 2 참조)에서 설명한 박막트랜지스터의 게이트 전극용이고, 네 번째 폴리실리콘막이 바로 Vcc 라인용 폴리실리콘층이다. 따라서, 본 발명에서는 바텀 게이트 TFT를 갖는 종래의 SRAM 공정을 그대로 적용하면서(즉, 추가의 박막 증착 공정 없이) 단지 마스크만을 변형시켜 주변회로 지역에도 폴리사이드 패턴을 형성할 수 있다.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.

본 발명은 소자 특성에 안정적이면서 Vcc 라인에 금속 콘택의 불량이 발생되는 것을 방지하며 또한 종래의 공정에서 추가되는 공정 없이 단순히 마스크 만을 변경시켜도 되므로 그 효과는 매우 크다 할 수 있다.

Claims (5)

1. 얇은 폴리실리콘막 상에 금속층을 콘택하는 반도체소자 제조방법에 있어서,

   소정 공정이 완료된 기판 상에 폴리사이드 패턴을 형성하는 단계;

   상기 폴리사이드 패턴의 소정부위가 노출되도록 제1 오픈부를 갖는 제1 절연막을 형성하는 단계;

   상기 제1 오픈부를 통해 상기 폴리사이드 패턴에 콘택되는 상기 폴리실리콘막을 형성하는 단계;

   제2 절연막을 형성하고 상기 제1 오픈부 내의 상기 폴리실리콘막이 노출되어 제2 오픈부가 형성되도록 상기 제2 절연막을 선택 식각하는 단계; 및

   상기 제2 오픈부를 통해 상기 폴리실리콘막에 콘택되는 상기 금속층을 형성하는 단계

   를 포함하여 이루어진 반도체소자 제조방법.
2. 제1항에 있어서,

   상기 제2 오픈부를 형성하기 위한 상기 제2 절연막의 식각이 과도 식각으로 이루어져 상기 폴리실리콘막이 손상되거나 식각되는 반도체소자 제조방법.
3. 주변회로지역에서 전원라인에 금속막 콘택이 이루어지는 SRAM 소자 제조 방법에 있어서,

   상기 주변회로 지역에서 상기 금속막 콘택이 이루어질 부위에 폴리사이드 패턴을 형성하는 단계;

   상기 금속막 콘택과 오버랩되는 부위에서 상기 콘택 사이즈보다 큰 사이즈의 오픈부를 갖는 제1 절연막을 형성하는 단계;

   상기 제1 오픈부를 통해 상기 폴리사이드 패턴에 콘택되는 상기 전원라인용으로서의 폴리실리콘막을 형성하는 단계;

   제2 절연막을 형성하고 상기 제1 오픈부 내의 상기 폴리실리콘막이 노출되어 제2 오픈부가 형성되도록 상기 제2 절연막을 선택 식각하는 단계; 및

   상기 제2 오픈부를 통해 상기 폴리실리콘막 상에 상기 금속층을 형성하는 단계

   를 포함하여 이루어지는 SRAM 소자 제조방법.
4. 제3항에 있어서,

   상기 제2 오픈부를 형성하기 위한 상기 제2 절연막의 식각이 과도 식각으로 이루어져 상기 폴리실리콘막이 손상되거나 식각되는 SRAM 소자 제조방법.
5. 제3항 또는 제4항에 있어서,

   상기 폴리사이드는 상기 SRAM 소자의 접지라인인 SRAM 소자 제조방법.

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