KR20000006141A - 반도체메모리및그제조방법 - Google Patents

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아베도모히사
우시로다마사루
고무로도시오
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가네꼬 히사시
닛본 덴기 가부시끼가이샤
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Abstract

SRAM의 배선층들 사이의 접촉 홀에서의 레이아웃 마진이 필요하지 않고 비트 라인에서의 배선 용량이 감소되며 가능한 고속 공정이 구현되는 반도체 메모리가 제공된다. SRAM은 구동 트랜지스터 쌍(Qd1 및 Qd2), 전송 트랜지스터 쌍(Qt1 및 Qt2), 고저항 부하(R1 및 R2), 비트 라인 쌍(BL1 및 BL2) 및 VCC 배선과 GND 배선으로 구성된다. 각각의 트랜지스터의 게이트 전극 및 워드 배선이 제1 층에 형성되며, 고저항 부하가 제2 층에 형성되며, VCC 배선 및 GND 배선이 제3 층에 형성되며, 비트 배선이 제4 층에 형성된다. 고저항 부하를 트랜지스터의 소스/드레인 영역에 접속하는데 이용하는 공유 접촉 홀은 다른 도전층을 관통하지 않는다. 그러므로, 공유 접촉 홀과 다른 도전층 사이의 레이아웃 마진은 불필요하게 되고 셀 크기의 감소가 가능해진다.

Description

반도체 메모리 및 그 제조 방법{SEMICONDUCTOR MEMORY AND MANUFACTURING METHOD THEREOF}
본 발명은 SRAM(정적 랜덤 억세스 메모리), 특히 그 셀 크기가 작고 고속 프로세싱이 가능한 SRAM에 관한 것이다.
도 1은 고저항 부하형 SRAM의 등가 회로를 도시하는 회로도이다. 이러한 고저항 부하형 SRAM에서, 부하(R1 및 R2)는 폴리실리콘과 같은 저항성 막으로 제조되므로, 트랜지스터의 수는 부하가 트랜지스터로 구성된 SRAM과 비교해서 충분히 작다. 더욱이, 이러한 저항성막은 다중층으로 제조될 수 있어서, 메모리 셀의 면적은 감소될 수 있고, 이러한 SRAM은 고 밀도가 될 수 있으므로 이득적이다. 이러한 유형의 SRAM은 2개의 구동 MOS 트랜지스터(이하에 구동 트랜지스터라 칭함; Qd1 및 Qd2)와 2개의 전송 MOS 트랜지스터(이하에 전송 트랜지스터라 칭함; Qt1 및 Qt2)로 구성된다. 이들 트랜지스터는 고저항 부하(R1 및 R2)에, VCC 배선은 제1 전원에, GND 배선은 제2 전원에, 워드 배선(WL1 및 WL2)는 비트 배선(BL1 및 BL2)에 접속된다. SRAM에서의 정보의 기록 및 판독의 프로세싱은 널리 알려져 있으므로, 이에 대한 설명은 생략한다.
도 2는 종래 기술의 SRAM의 예를 도시하는 단면도이다. 도 3a, 3b, 3c 및 3d는 종래 기술의 SRAM의 셀의 각각의 층을 도시하는 평면도이다. 도 2, 3a, 3b, 3c 및 3d를 참조로, SRAM의 구조가 설명된다. 소자 분리 산화막(202)가 반도체 기판(201) 상에 요구되는 패턴으로 형성된다. 게이트 산화막(203)은 이러한 소자 분리 산화막(202)에 의해 분리된 활성 영역 상에 형성된다. 이러한 게이트 산화막(203) 상에, 저 저항이 되도록 하는 폴리실리콘과 실리사이드로 제조된 폴리사이드를 이용하여 게이트 전극(204)이 형성된다. 이러한 게이트 전극(204)의 일부는 워드 배선(WL1 및 WL2)으로 동작한다. N 형 불순물은 소자 분리 산화막(202)에 의해 분리되는 활성 영역에 주입되고 게이트 전극(204)에 의해 마스크되며, MOS 트랜지스터의 소스/드레인 영역(205)이 형성된다. 상술한 고정에서처럼, 제1 및제2 구동 트랜지스터(Qd1 및 Qd2)와 제1 및 제2 전송 트랜지스터(Qt1 및 Qt2)는 게이트 전극(204) 및 소스/드레인 영역(205)으로 형성된다(도 3a).
다음으로, 제1 층간 유전층(206)이 전제 표면 상에 형성된다. 도 3b에 도시된 것처럼, 접촉 홀(207)이 구동 트랜지스터(Qd1 및 Qd2)의 각각의 소스 영역에서 개방된 이후에, 실리사이드층이 전체 표면상에 형성되고, 이러한 실리사이드층은 요구된 패턴으로 형성되며, GND 배선(208)이 형성된다. 제2 층간 유전층(209)이 그 위에 형성된 이후에, 제1 층간 유전층(206)과 제2 층간 유전층(209) 사이의 접촉 홀(210)이 개방된다. 고저항 폴리실리콘막이 이러한 접촉 홀(210)을 포함하는 영역에 형성되며, 요구된 패턴으로 형성되며, 고저항 부하(211; R1 및 R2)가 형성된다. 접촉 홀(210)은 공유 접촉 홀로서 형성된다. 도 3c에 도시된 것처럼 고저항 부하(211)를 구성하는 폴리실리콘 막의 일부에서, VCC 배선(212)이 불순물을 선택적으로 주입하고 저항을 낮춤에 의해 형성된다. 제3 층간 유전층(213)이 전체 표면상에 형성된다. 제1 층간 유전층(206), 제2 층간 유전층(209) 및 제3 층간 유전층(213)으로부터 관통함에 의해 비트 배선 접촉 홀(214)이 개방되고, 전송 트랜지스터(Qt1 및 Qt2)의 소스 영역에 도달한다. 알루미늄 막이 전체 표면 상에 형성되며 도 3d에 도시된 것처럼 요구된 패턴으로 형성되고, 비트 배선 접촉 홀(214)가 비트 배선 접촉하도록 하는 비트 배선(215)(BL1 및 BL2)이 형성된다. 보호 층간 유전층(216)이 전체 표면 상에 형성되며 SRAM이 완성된다.
그러나, 이러한 종류의 SRAM에서 메모리 셀의 밀도를 증가시키기 위해서 메모리 셀의 면적의 감소가 시도되었다. 이를 실현하기 위한 방법 중의 하나로, 트랜지스터, 고저항 부하 및 제1 및 제2 전원 배선의 각각의 패턴의 설계와 레이아웃이 적절히 구현되었다. 도 2에 도시된 SRAM이 한 해법이다. 그러나, 이 종래 기술의 SRAM에서, 반도체 기판 상에 적층된 각각의 도전층은 아래로부터 순서대로 게이트 전극(204), VCC 배선(212) 또는 GND 배선(208), 고 저항 부하(211) 및 비트 배선(215)으로 구성된다. 그러므로, 구동 트랜지스터의 드레인 영역과 게이트 전극, 전송 트랜지스터의 소스 영역 및 고저항 부하가 공통적으로 접속되는 공유 접촉 홀(210)이 제1 층간 유전층(206), GND 배선(208), 및 제2 층간 유전층(209)를 관통하여 형성된다.
상술한 것처럼, 공유 접촉 홀(210)은 GND 배선(208)을 관통하도록 형성되어야 하며, 그러므로 공유 접촉 홀의 깊이는 충분히 깊어야 한다. 그러므로, 공유 접촉 홀(210)의 영역이 미세 구조로 제조되는 경우에는, 어스펙트 비는 커지고, 공유 접촉 홀(210)에 고저항 부하 재료를 충진하는 것은 어려워지며 공유 접촉 저항을 증가시키는 것이 문제가 된다. 공유 접촉 홀(210)의 형성시의 포토 리쏘그라피 기술에 의한 마스크 위치 천이와 공유 접촉 홀(210)이 관통되는 영역에 존재하는 GND 배선(208)의 패턴 위치 천이를 고려하면, 요구된 레이아웃 마진(MG1)은 공유 접촉 홀(210)을 GND 배선(208)에 단락시키지 않도록 확보되어야 한다. 그러므로, 레이아웃 마진(MG1)을 위한 영역이 공유 접촉 홀(210)과 GND 배선(208) 사이에서 확보되어야 하기 때문에, 이러한 레이아웃 마진 영역은 메모리 셀의 면적을 줄이는데 있어서 방해물이 된다.
더욱이, 비트 배선 접촉 홀(214)은 반도체 기판 상에 형성된 전송 트랜지스터의 드레인 영역에 비트 배선(215)을 접속시키기 위해 필요하다. 이러한 비트 배선 접촉 홀(214)은 고 저항 부하(211), VCC 배선(212), GND 배선(208) 및 게이트 전극(204)을 관통하도록 형성된다. 이러한 비트 배선 접촉 홀(214)에 대한 각각의 층들의 레이아웃 마진이 확보되어야 한다. 특히, VCC 배선(212)은 저 저항으로 제조된 폴리실리콘이며, 금속 재료 보다 저 저항이 되게 하기 어렵다. 그러므로, VCC 배선(212)의 면적은 그 설계시에 가능한 크기되도록 하며, 비트 배선 접촉 홀(214)와 VCC 배선(212) 사이의 레이아웃 마진(MG2)을 확보할 필요가 있다. 결과적으로, 도 2에 도시된 셀 길이(L2)를 감소하는 것은 어렵다. 비트 배선 접촉 홀(214)에서, 공유 접촉 홀(210)과 동일하게, 어스펙트 비가 커지고 접촉 저항이 증가하는 문제가 발생한다.
또한, 도 2에 도시된 메모리 셀에서, GND 배선(208)은 최상단층인 비트 배선(215) 바로 아래로 연장되며, 제2 층간 유전층(209) 및 제3 층간 유전층(213)이 비트 배선(215)과 GND 배선(208) 사이에 위치한다. 이에 의해, 비트 배선(215)의 배선 용량은 커지고, 메모리 셀의 고속 판독 및 기록을 구현하기 위해서는 방해물이 된다.
이러한 종류의 SRAM에서, 수개의 일본 특허 출원서가 개시된다. 예를 들면, 일본 특허 공개평 7-240477호는 폴리실리콘으로 제조된 고저항 부하를 이용한 SRAM을 개시한다. 이러한 SRAM에서, 게이트 전극은 제1층 폴리실리콘 막에 의해 형성되며, 워드 배선은 제2층 폴리실리콘 막에 의해 형성되고, 고저항 부하 및 제1 전원 배선은 제3층 폴리실리콘 막에 의해 형성되며, 제2 전원 배선 및 비트 배선은제1층 알루미늄 막으로 형성된다. 이 구조에서, 게이트 전극 및 고저항 부하를 접속하는 공유 접촉 홀은 워드 배선인 제2층 폴리실리콘 막을 관통하도록 형성되어야 한다. 그러므로, 어스펙트 비는 커지고 제2층 폴리실리콘 막을 위한 마진은 확보되어야 하며, 상술한 문제의 발생이 방지된다.
일본 특허 공개 평8-274190호는 SRAM을 개시한다. 이 SRAM에서, 게이트 전극이 제1층 폴리실리콘 막에 의해 형성되며, 제1 및 제2 전원 배선은 텅스텐 막에 의해 형성되며, 고저항 부하는 SIPOS(반도체 절연 폴리실리콘)에 의해 형성되며, 비트 배선은 알루미늄 막에 의해 형성된다. 이러한 SRAM은 일본 특허 공개 평7-240477호와 동일한 문제를 갖는다. 일본 특허 공개 평 8-241929호는 동일한 종류의 SRAM을 개시한다.
본 발명의 목적은 접촉 홀에서 레이아웃 마진을 감소시키거나 필요로 하지 않으며, 메모리 셀의 크기를 작게하고, 비트 배선에서의 배선 용량을 감소시키며, 고속 프로세싱을 가능하게 하는 반도체 메모리 및 그 제조 방법을 제공하는 것이다.
본 발명의 제1 측면에 따르면, 상술한 목적을 달성하기 위해서, 반도체 메모리에서 그 정적 메모리 셀은 구동 트랜지스터 쌍, 전송 트랜지스터 쌍, 고저항 부하 쌍, 비트 배선 쌍, 제1 전원 배선 및 제2 전원 배선으로 구성되며, 상기 구동 트랜지스터와 상기 전송 트랜지스터의 각각의 게이트 전극 및 워드 배선은 제1층 도전막에 의해 형성되며, 상기 고저항 부하는 제2층 저항막에 의해 형성되며, 제1전원 배선 및 제2 전원 배선은 제3층 도전막에 의해 형성되고, 상기 비트 배선은 제4층 도전막에 의해 형성된다.
본 발명의 제2 측면에 따르면, 제1 측면에서, 상기 구동 트랜지스터 쌍의 게이트 전극 및 드레인 영역은 교차로 접속되고, 상기 구동 트랜지스터의 드레인 영역은 상기 전송 트랜지스터 쌍의 소스 영역에 공통이 되도록 하며, 상기 고저항 부하는 상기 제1층 도전막과 상기 제2층 저항막 사이에 위치된 제1 층간 유전층을 관통하는 접촉 홀에 의해 상기 공통 소스/드레인 영역 및 게이트 전극에 전기적으로 접속된다.
본 발명의 제3 측면에 따르면, 제1 측면에서, 상기 제3층 도전막은 요구된 패턴으로 개별적으로 형성되며, 상기 제1 전원 배선 및 상기 제2 전원 배선은 이러한 개별적으로 형성된 패턴의 한 부분에 의해 형성되고, 중계 배선은 이러한 개별적으로 형성된 패턴의 다른 부분에 의해 형성되며, 상기 비트 배선 및 상기 전송 트랜지스터의 드레인 영역은 상기 중계 배선을 통한 비트 배선 접촉 홀에 의해 전기적으로 접속된다.
본 발명의 제4 측면에 따르면, 제3 측면에서, 상기 제1 전원 배선 및 상기 제2 전원 배선은 평행하게 연장된다.
본 발명의 제5 측면에 따르면, 제1 측면에서, 상기 제1층 도전 막은 저항이 낮은 폴리실리콘 막이며, 상기 제2층 저항막은 고저항 폴리실리콘 막이며, 상기 제3층 도전막 및 상기 제4층 도전막은 금속막이다.
본 발명의 제6 측면에 따르면, 제1 측면에서, 상기 제1층 도전막은 저항이낮은 폴리실리콘 막 및 금속 실리사이드 막이 적층된 폴리사이드 막이며, 상기 제2층 저항막은 고저항 폴리실리콘막이며, 상기 제3층 도전막 및 상기 제4층 도전막은 금속막이다.
본 발명의 제7 측면에 따르면, 반도체 메모리의 제조 방법은
에칭에 의해 반도체 기판 상의 절연막에 의해 분리된 구동 트랜지스터와 전송 트랜지스터의 활성 영역을 제조하는 공정,
상기 트랜지스터 활성 영역내의 게이트 산화막 상의 도전막으로 워드 배선, 상기 구동 트랜지스터의 게이트 전극 및 상기 전송 트랜지스터의 게이트 전극을 형성하는 공정,
전체 표면 상에 제1 층간 유전층을 형성하는 공정,
상기 제1 층간 유전층 상에 상기 구동 트랜지스터와 상기 전송 트랜지스터에 대한 공통 소스/드레인 영역을 노출시키고 상기 구동 트랜지스터 쌍인 다른 구동 트랜지스터의 게이트 전극을 노출시키는 제1 접촉 홀을 개방하는 공정,
폴리실리콘을 요구된 패턴으로 형성함에 의해 상기 제1 접촉 홀을 통해 상기 공통 소스/드레인 영역 및 상기 게이트 전극에 전기적으로 접속된 고저항 부하를 형성하는 공정,
전체 표면 상에 제2 층간 유전층을 형성하는 공정,
상기 제2 층간 유전층에서 상기 고저항 부하를 노출시키는 제2 접촉 홀을 개방하고 상기 제2 층간 유전층과 상기 제1 층간 유전층에서 상기 구동 트랜지스터의 소스 영역과 상기 전송 트랜지스터의 드레인 영역을 노출시키는 제3 및 제4 접촉홀을 개방하는 공정,
상기 제1 금속 막을 요구된 패턴으로 형성함에 의해 상기 고저항 부하에 전기적으로 접속하는 제1 전원 배선을 형성하고 상기 구동 트랜지스터의 소스 영역에 전기적으로 접속하는 제2 전원 배선을 형성하고, 상기 전송 트랜지스터의 드레인 영역에 전기적으로 접속하는 중계 배선을 형성하는 공정,
전체 표면 상에 제3 층간 유전층을 형성하는 공정,
상기 층간 유전층에서 상기 중계 배선을 노출시키는 제5 접촉 홀을 개방시키는 공정, 및
상기 제2 금속 막을 요구된 패턴으로 형성함에 의해 상기 중계 배선에 전기적으로 접속하는 비트 배선을 형성하는 공정을 제공한다.
본 발명의 제8 측면에 따르면, 제7 측면에서, 상기 게이트 전극과 상기 워드 배선을 형성하기 위한 상기 도전막이 폴리실리콘 막 또는 폴리사이드 막에 의해 형성된다.
본 발명의 반도체 메모리에서, 즉, 구동 트랜지스터 쌍 및 전송 트랜지스터 쌍으로 구성된 고저항 부하형 SRAM에서, 고저항 부하는 각 트랜지스터의 게이트 전극을 형성하는 제1 층 바로 위에 위치된 제2 층에서 형성된다. 그러므로, 각각의 트랜지스터를 고저항 부하에 접속시키는 공유 접촉 홀은 제1 및 제2 전원 배선의 층들을 관통할 필요가 없으며 공유 접촉 홀과 각각의 전원 배선 사이의 레이아웃 마진이 필요하지 않다. 결과적으로, 메모리 셀의 면적은 감소될 수 있다.
더욱이, 제1 및 제2 전원 배선은 제3층의 동일 층에서 형성되며, 중계 배선은 제3 층의 일부로 구성되며, 비트 배선은 이러한 중계 배선을 통해 각각의 트랜지스터의 드레인 영역에 전기적으로 접속된다. 그러므로, 비트 배선 접촉 홀과 전원 배선 사이의 레이아웃 마진은 필요하지 않으며, 메모리 셀의 면적은 더욱 감소될 수 있다.
또한, 제1 및 제2 전원 배선은 고저항 부하의 상부층에 위치되고, 그러므로 제1 및 제2 전원 배선은 금속, 특히 알루미늄으로 형성될 수 있다. 결과적으로, 전원 배선은 저저항이 될 수 있으며, 전원 배선의 면적은 감소될 수 있다. 비트 배선에 대한 대향 면적은 감소되고 비트 배선의 용량은 감소되며, 정보를 기억하는데 있어서의 고속 처리가 실현될 수 있다.
도 1은 고저항 부하형 SRAM의 등가 회로를 도시하는 회로도.
도 2는 종래 기술의 SRAM의 예를 도시하는 단면도.
도 3a는 종래 기술의 SRAM의 셀의 일 층을 도시하는 평면도.
도 3b는 종래 기술의 SRAM의 셀의 일 층을 도시하는 평면도.
도 3c는 종래 기술의 SRAM의 셀의 일 층을 도시하는 평면도.
도 3d는 종래 기술의 SRAM의 셀의 일 층을 도시하는 평면도.
도 4은 본 발명의 SRAM 제조의 제1 공정을 도시하는 레이아웃도.
도 5는 본 발명의 SRAM 제조의 제2 공정을 도시하는 레이아웃도.
도 6은 제2 공정을 도시하는 단면도.
도 7은 본 발명의 SRAM 제조의 제3 공정을 도시하는 레이아웃도.
도 8은 제3 공정을 도시하는 단면도.
도 9는 본 발명의 SRAM 제조의 제4 공정을 도시하는 레이아웃도.
도 10은 제4 공정을 도시하는 단면도.
도 11은 본 발명의 SRAM 제조의 제5 공정을 도시하는 레이아웃도.
도 12는 제5 공정을 도시하는 횡단면도.
<도면의 주요 부분에 대한 부호의 설명>
101: P형 실리콘 기판
102: 소자 분리 층간 유전층
107: 게이트 전극
110: N형 소스/드레인 영역
111: 제1 층간 유전층
113: 고저항 부하
114: 제2 층간 유전층
121: VCC 배선
123: 중계 배선
124: 제3 층간 유전층
126: 장벽막
127: 텅스텐
128: 제2 금속막
첨부된 도면을 참조로, 본 발명의 실시예가 상세히 설명된다. 도 4 내지 12를 참조로, 본 발명이 설명된다. 도 4 내지 도 12는 도 1에 도시된 SRAM의 등가 회로를 제조하기 위한 제조 공정의 실시예를 도시하는 순서상의 레이아웃도 또는 단면도이다. 레이아웃도에서, 4개의 셀이 도시되고 설명될 층들은 점선 패턴으로 도시된다. 단면도는 도 4의 AA 배선 부분을 도시한다.
도 4는 본 발명의 SRAM을 제조하는 제1 공정을 도시하는 레이아웃도이다. 먼저, 도 4에서, 소자 분리 층간 유전막(102)은 P형 실리콘 기판(101)의 표면을 선택적으로 산화한 실리콘 산화막에 의해 형성된다. 전송 트랜지스터(Qt1 및 Qt2)와 구동 트랜지스터(Qd1 및 Qd2)에 대한 활성 영역(103)은 에칭에 의해 형성된다.
도 5는 본 발명의 SRAM을 제조하는 제2 공정을 도시하는 레이아웃도이다. 도 6은 제2 공정을 도시하는 단면도이다. 도 5 및 도6을 참조하면, 제2 공정이 설명된다. 먼저, 실리콘 산화 박막으로 제조된 게이트 층간 유전막(104)이 활성 영역(103)에서 형성된다. 폴리실리콘 막(105)과 텅스텐 실리사이드(WSi) 막(106)을 적층한 적층막이 전체 표면 상에 형성된다. 그 후, 포토리쏘그라피 기술에 의해 이 적층된 막을 선택적으로 에칭하고, 전송 트랜지스터(Qt1 및 Qt2)와 구동 트랜지스터(Qd1 및 Qd2)의 각각의 게이트 전극(107)이 형성된다. 전송 트랜지스터(Qt1 및 Qt2)의 게이트 전극(107)은 워드 배선(WL1 및 WL2)으로 구성된다.
그 후, 비소와 같은 N형 불순물이 전체 표면 상에 약하게 도핑된 상태로 이온 주입되고, LDD(약하게 도핑된 드레인)영역(108), 즉, 약 도핑 N형 영역이 소자 분리 층간 유전층(102)과 게이트 전극(107)을 마스크로서 이용하여 활성 영역(103)에서 형성된다. 더욱이, 실리콘 산화막이 전체 표면 상에 형성된 이후에, 이방성 에칭이 이 실리콘 산화막에 수행되고, 측벽(109)이 게이트 전극(107)의 측면 표면에서 형성된다. N형 불순물은 측벽(109)을 이용하는 강하게 도핑된 상태로 활성 영역(103)으로 이온 주입되고, N형 소스/드레인 영역(110)이 형성된다.
도 7은 본 발명의 SRAM을 제조하는 제3 공정을 도시하는 레이아웃도이다. 도 8은 제3 공정을 도시하는 단면도이다. 도 7 및 8을 참조하여 제3 공정이 설명된다. 게이트 전극(107)을 포함하는 P형 실리콘 기판(101)의 표면을 덮는 제1 층간 유전층(111)이 전체 표면 상에 CVD(화학 기상 증착) 실리콘 산화막을 형성함에 의해 형성된다. 도 1의 등가 회로에서 도시된 것처럼, 제1 층간 유전층(111)에서, 제1 공유 접촉 홀(112)은 구동 트랜지스터(Qd1 및 Qd2)의 드레인 영역에 대해 공통인 N형 소스/드레인 영역(110) 및 전송 트랜지스터(Qt1 및 Qt2)의 소스 영역에 대해 개방된다. 이때, 제1 공유 접촉 홀(112)의 일부는 구동 트랜지스터(Qd1 및 Qd2)의 게이트 전극(107)의 일부를 노출시키는 상태에서 제1 공유 접촉 홀(112)은 개방된다. 또한, 폴리실리콘막 또는 SIPOS 막은 전체 표면 상에 형성되고, 요구된 패턴을 만드는 선택적 에칭이 이 막에 구현되며 고저항 부하(113; R1 및 R2)가 형성된다. 이때, 고저항 부하의 단부가 되는 폴리실리콘 막의 일부는 제1 공유 접촉 홀(112)의 내부에 형성된다. 제1 공유 접촉 홀(112)은 공유 접촉 홀로서 구성되며, 여기서 한 구동 트랜지스터의 드레인 영역 및 한 전송 트랜지스터 및 다른 구동 트랜지스터의 게이트 전극의 소스 영역이 이러한 폴리실리콘 막에 의해 고저항 부하(113)에 함께 전기적으로 접속된다.
도 9는 본 발명의 SRAM을 제조하는 제4 공정을 도시하는 레이아웃도이다. 도 10은 제4 공정을 도시하는 단면도이다. 도 9 및 10을 참조로, 제4 공정이 설명된다. 고저항 부하(113)를 덮고 있는 제2 층간 유전층(114)은 전체 표면 상에 CVD 실리콘 산화막을 형성함에 의해 형성된다. 이때, 다음 공정에서의 제1 금속막의 패터닝을 더 용이하게 하기 위해서, 표면은 CMP(화학 기계적 폴리싱) 방법에 의해 평탄화되는 것이 바람직하다. 제2 층간 유전층(114)의 일부에서, 고저항 부하(113)의 다른 단부가 되는 폴리실리콘 막의 다른 부분을 노출시키는 제2 접촉 홀(115)이 개방된다.
구동 트랜지스터(Qd1 및 Qd2)의 소스 영역을 노출시키기 위한 제3 접촉 홀(116)과 전송 트랜지스터(Qt1 및 Qt2)의 소스 영역을 노출시키기 위한 제4 접촉홀(117)이 제1 층간 유전층(111)과 제2 층간 유전층(114)를 통해 개방된다. 제2 접촉 홀(115), 제3 접촉 홀(116) 및 제4 접촉 홀(117)은 동시에 개방될 수 있다. 제2 층간 유전층(114)을 에칭함에 의해 제2 접촉 홀(115)을 개방한 이후에, 에칭은 제1 층간 유전층(111)에 연속적으로 수행되고, 제3 접촉 홀(116) 및 제4 접촉 홀(117)이 개방된다. 이때, 제2 접촉 홀(115)에서, 에칭의 진행은 폴리실리콘 막(고저항 부하(113))에 의해 정지된다.
Ti(티타늄) 막 및 TiN(티타늄 질화물) 막은 제2 층간 유전층(114)의 전체 표면 상에 장벽막(118)으로서 형성된다. 그 후, 제2 접촉 홀(115), 제3 접촉 홀(116) 및 제4 접촉 홀(117)에서 형성된 오목부는 텅스텐(119)로 충진된다. 이 충진에서, 텅스텐 막이 각각의 관통 홀을 충진하기에 충분한 두께까지 형성되고, 그 표면은 이용 가능한 CMP 방법에 의해 평탄화된다. 평탄화된 전체 표면 상에, 제1 금속 막(120)으로서, TiN(티타늄 질화물) 막, Al(알루미늄) 막 및 TiN 막이 적층된다. 에칭은 요구된 패턴을 갖도록 이러한 제1 금속막(120)에 주입되며, 이의 일부로부터, VCC 배선(제1 전원층; 121), GND 배선(제2 전원층; 122) 및 중계 배선(123)이 형성된다.
이때, VCC 배선(121)이 VCC 컨텍트로서 구성된 제2 접촉 홀(115)을 통해 고저항 부하(113)의 다른 단부에 전기적으로 접속된다. GND 배선(122)은 GND 컨텍트로서 구성된 제3 접촉 홀(116)을 통해 구동 트랜지스터(Qd1 및 Qd2)의 소스 영역에 전기적으로 접속된다. 중계 배선(123)은 계전 콘텍트로서 구성된 제4 접촉 홀(117)을 통해 전송 트랜지스터(Qt1 및 Qt2)의 소스 영역에 전기적으로 접속된다.
도 11은 본 발명의 SRAM 제조의 제5 공정을 도시하는 레이아웃도이다. 도 12는 제5 공정을 도시하는 단면도이다. 도 11 및 도 12를 참조로, 제5 공정이 설명된다. CVD 실리콘 산화막이 전체 표면 상에 형성되고, 제1 금속막(120)(VCC 배선(121), GND 배선(122) 및 중계 배선(123))을 덮는 제3 층간 유전층(124)이 형성된다. 제3 층간 유전층(124)에서, 중계 배선(123)의 일부를 노출시키기 위한 제5 접촉 홀(비트 배선 접촉 홀; 125)이 개방된다. Ti 막 및 TiN 막이 전체 표면 상에 장벽막(126)으로서 형성되며, 그 후에, 텅스텐(127)이 제5 접촉홀(비트 배선 접촉 홀; 125)의 오목부에 충진된다. 이러한 충진을 위해서, 제1 금속막(120)에 대해 이용되는 동일한 방법이 적용 가능하다. 이외에도, 제2 금속막(128)으로서, TiN 막, Al 막 및 TiN 막은 적층된다. 또한, 요구된 패턴을 가지기 위해 제2 금속막(128)에 에칭이 수행되고, 비트 배선(BL1 및 BL2)이 형성된다. 이러한 비트 배선(BL1 및 BL2)가 제5 접촉 홀(125)을 통해 중계 배선(123)에 전기적으로 접속되며, 또한 이러한 중계 배선(123)을 통해 전송 트랜지스터(Qt1 및 Qt2)의 드레인 영역, 즉 제4 접촉 홀(117)에 전기적으로 접속된다. 그 후, 제2 금속막(128)로 제조된 비트 배선(BL1 및 BL2)를 덮고 있는 보호 층간 유전층(129)이 형성되며, SRAM 메모리 셀이 완성된다.
상술한 공정에 의해 형성된 SRAM에서, 고저항 부하(113)의 폴리실리콘 막이 구동 트랜지스터(Qd1 및 Qd2)의 게이트 전극(107)과 P형 실리콘 기판(101) 상에 형성된 전송 트랜지스터(Qt1 및 Qt2)의 층 바로 위에 형성된다. 그러므로, N형 소스/드레인 영역(110)이 구동 트랜지스터의 드레인 영역 및 전송 트랜지스터의 소스 영역이 되는 제1 공유 접촉 홀(112), 게이트 전극(107) 및 고저항 부하(113)은 공통 접속되고, 제1 층간 유전층(111)에서의 접촉 홀만을 개방한다. 이로써, 제1 공유 접촉 홀(112)의 영역이 미세한 경우에도 제1 공유 접촉 홀(112)의 깊이는 얕게 될 수 있고, 어스펙트 비는 크지 않다. 제1 공유 접촉 홀(112)은 폴리실리콘을 적절히 충진함에 의해 형성될 수 있으며, 여기서 고저항 부하(113)는 접촉 홀내에 제조되고 접촉 저항이 감소될 수 있다. 더욱이, 제1 공유 접촉 홀(112)은 다른 층들을 관통하지 않으며, 제1 공유 접촉 홀(112)와 다른 층들 사이의 인터페이스를 고려할 필요가 없다. 그러므로, 도 2에 도시된 것과 같은 레이아웃 마진(MG1)은 공유 접촉 홀과 GND 배선 사이의 단락을 방지하는데 필요하지 않다.
더욱이, 제2 금속막(비트 배선; 128)(BL1 및 BL2)이 반도체 기판 상에 형성된 전송 트랜지스터(Qt1 및 Qt2)의 드레인 영역(N형 소스/드레인 영역(110))에 접속되는 제5 접촉 홀(비트 배선 접촉; 125)이 VCC 배선(121) 및 GND(122)과 동일한 층인 제1 금속 막(120)으로 제조된 중계 배선(123)을 통해 형성된다. 그러므로, 제5 접촉 홀(비트 배선 접촉; 125)은 VCC 배선(121)과 GND 배선(122)를 관통하지 않으며, 도 2에 도시된 비트 배선 접촉과 VCC 배선 사이의 레이아웃 마진(MG2)은 필요하지 않다. 이로써, 메모리의 면적의 한층 더한 감소가 가능해진다.
상술한 것처럼, 본 발명의 실시예의 메모리 셀에서, 도 2에 도시된 종래 기술의 메모리 셀과 비교하면, 제1 공유 접촉 홀(112)과 제5 접촉 홀(비트 배선 접촉; 125)에서의 위치를 맞추기 위한 마진이 필요하지 않다. 그러므로, 메모리 셀에서의 비트 배선이 연장 방향이 길이이며 VCC 배선 및 GND 배선이 수평으로 배치된 방향의 길이인 셀 길이(L1)은 감소되고 메모리 셀은 감소될 수 있다.
본 발명의 실제 실시예에서, 2.04×3.76μm2의 메모리 셀 크기가 구현될 수 있다. 도 2에 도시된 종래 구조의 메모리 셀의 크기인 2.08×4.32μm2와 비교할 때, 약 15%의 메모리 셀 면적이 감소될 수 있다. 본 발명의 SRAM에서, 트랜지스터 활성 영역(103), 게이트 전극(워드 배선)(107) 및 제2 금속막(비트 배선)(128)의 각각의 레이아웃 패턴은 도 3a, 3b, 3c, 및 3d에 도시된 종래의 SRAM의 패턴으로부터 크기 변화할 필요가 없다. 메모리 셀에 대한 마스크의 패턴 설계는 최초로부터 재설계될 필요가 없으며, 마스크를 용이하게 만들 수 있다.
더욱이, 본 발명의 실시예에서, 고온 처리가 필요한 고저항 부하(113)가 되는 폴리실리콘 막을 형성한 이후에, 제1 금속막(120) 및 제2 금속막(비트 배선)(128)이 형성된다. 그러므로, 이들 제1 및 제2 금속막은 알루미늄으로 제조될 수 있고, 특히 제1 금속막(120)에 의해 형성된 VCC 배선(121) 및 GND 배선(122)은 저 저항으로 용이하게 제조될 수 있으며, 각 배선의 회로 면적은 감소될 수 있다. 이로써, 위에 위치한 제2 금속막(비트 배선)(128)에 대한 대향 면적은 감소될 수 있으며, 결과적으로, 메모리 셀에 대한 정보의 기록 및 판독시에 가능한 고속이 구현될 수 있다. 동시에, 도 2에 도시된 것과 같은 종래의 구조와 같이, VCC 배선이 폴리실리콘 막을 저저항으로 함에 의해 형성되며, 그러므로 불순물은 폴리실리콘의 일부로서 주입될 필요가 없으며, 이에 대한 마스크 제조 공정 및 불순물 주입 공정이 불필요하게 되고, 제조 공정의 단순화가 실현된다.
실시예에서 설명된 게이트 전극, 제1 및 제2 금속막의 구조는 이 구조에 국한하지 않는다. 예를 들면, 게이트 전극은 폴리실리콘의 한 층에 의해 형성될 수 있다. 제1 및 제2 금속 막의 장벽용 재료는 주로 알루미늄이 이용되지만, 다른 금속도 가능하다.
상술한 것처럼, 본 발명에서, 고저항 부하가 구동 트랜지스터 및 전송 트랜지스터의 전극 및 워드 배선을 형성하는 제1 층 바로 위에 위치하는 제2 층에 형성된다. 그러므로, 각각의 트랜지스터를 고저항 부하에 접속시키는 공유 접촉 홀은 제1 및 제2 전원 배선의 층들을 관통할 필요가 없으며, 공유 접촉 홀과 각각의 전원 배선 사이의 레이아웃 마진은 필요하지 않다. 결과적으로, 메모리 셀의 면적은 감소될 수 있다.
더욱이, 중계 배선은 제1 및 제2 전원 배선을 구성하는 제3 층의 일부로 구성되고, 비트 배선은 이러한 중계 배선을 통해 각각의 트랜지스터의 드레인 영역에 전기적으로 접속된다. 그러므로, 비트 배선 접촉 홀과 전원 배선 사이의 레이아웃 마진은 더욱 감소될 수 있다.
또한, 제1 및 제2 전원 배선은 제2 층에 형성된 고저항 부하 위에 위치한 제3 층에 형성되어, 제1 및 제2 전원 배선은 그 용융점이 낮은 알루미늄으로 형성될 수 있다. 결과적으로, 전원 배선은 저저항으로 제조될 수 있으며, 전원 배선의 면적은 감소될 수 있다. 비트 배선에 대한 대향 면적은 감소되고 비트 배선의 용량은 감소되어, 정보를 기억하는 데 있어서의 고속 공정이 구현될 수 있다.
본 발명이 특정 실시예를 참조로 기술되었지만, 이 실시예에만 국한되는 것이 아니고 첨부된 청구 범위에 의해서만 제한된다. 당해 분야의 기술자라면 본 발명의 기술 사상 및 범위로부터 벗어나지 않고 실시예를 변형 또는 개조할 수 있음이 명백하다.

Claims (8)

  1. 정적 메모리 셀이 구동 트랜지스터 쌍, 전송 트랜지스터 쌍, 고저항 부하 쌍, 비트 배선 쌍, 제1 전원 배선 및 제2 전원 배선으로 구성되는 반도체 메모리에 있어서,
    상기 구동 트랜지스터와 상기 전송 트랜지스터의 각각의 게이트 전극 및 워드 배선이 제1층 도전막에 의해 형성되며,
    상기 고저항 부하는 제2층 저항막에 의해 형성되며,
    상기 제1 전원 배선 및 상기 제2 전원 배선은 제3층 도전막에 의해 형성되며,
    상기 비트 배선은 제4층 도전막에 의해 형성되는 것을 특징으로 하는 반도체 메모리.
  2. 제1 항에 있어서,
    상기 구동 트랜지스터 쌍의 게이트 전극 및 드레인 영역은 교차로 접속되고, 상기 구동 트랜지스터의 드레인 영역은 상기 전송 트랜지스터 쌍의 소스 영역에 공통이 되도록 하며, 상기 고저항 부하는 상기 제1층 도전막과 상기 제2층 저항막 사이에 위치된 제1 층간 유전층을 관통하는 접촉 홀에 의해 상기 공통 소스/드레인 영역 및 게이트 전극에 전기적으로 접속되는 것을 특징으로 하는 반도체 메모리.
  3. 제1항에 있어서,
    상기 제3층 도전막은 요구된 패턴으로 개별적으로 형성되며, 상기 제1 전원 배선 및 상기 제2 전원 배선은 상기 개별적으로 형성된 패턴의 한 부분에 의해 형성되고, 중계 배선은 상기 개별적으로 형성된 패턴의 다른 부분에 의해 형성되며, 상기 비트 배선 및 상기 전송 트랜지스터의 드레인 영역은 상기 중계 배선을 통한 비트 배선 접촉 홀에 의해 전기적으로 접속되는 것을 특징으로 하는 반도체 메모리.
  4. 제3항에 있어서,
    상기 제1 전원 배선 및 상기 제2 전원 배선은 평행하게 연장되는 것을 특징으로 하는 반도체 메모리.
  5. 제1항에 있어서,
    상기 제1층 도전막은 저 저항화된 폴리실리콘 막이며, 상기 제2층 저항막은 고저항 폴리실리콘 막이며, 상기 제3층 도전막 및 상기 제4층 도전막은 금속막인 것을 특징으로 하는 반도체 메모리.
  6. 제1항에 있어서, 상기 제1층 도전막은 저 저항화된 폴리실리콘 막과 금속 실리사이드 막이 적층된 폴리사이드 막이며, 상기 제2층 저항막은 고저항 폴리실리콘막이며, 상기 제3층 도전막 및 상기 제4층 도전막은 금속막인 것을 특징으로 하는반도체 메모리.
  7. 반도체 메모리의 제조 방법에 있어서,
    에칭에 의해 반도체 기판 상의 절연막으로 분리된 구동 트랜지스터와 전송 트랜지스터의 활성 영역을 형성하는 공정,
    상기 트랜지스터 활성 영역내의 게이트 산화막 상에 도전막으로 워드 배선, 상기 구동 트랜지스터의 게이트 전극, 및 상기 전송 트랜지스터의 게이트 전극을 형성하는 공정,
    전체 표면 상에 제1 층간 유전층을 형성하는 공정,
    상기 제1 층간 유전층 상에 상기 구동 트랜지스터와 상기 전송 트랜지스터에 대한 공통 소스/드레인 영역을 노출시키고, 상기 구동 트랜지스터 쌍인 다른 구동 트랜지스터의 게이트 전극을 노출시키는 제1 접촉 홀을 개방하는 공정,
    폴리실리콘을 요구된 패턴으로 형성함에 의해, 상기 제1 접촉 홀을 통해 상기 공통 소스/드레인 영역 및 상기 게이트 전극에 전기적으로 접속된 고저항 부하를 형성하는 공정,
    전체 표면 상에 제2 층간 유전층을 형성하는 공정,
    상기 제2 층간 유전층에 상기 고저항 부하를 노출시키는 제2 접촉 홀을 개방하고, 상기 제2 층간 유전층과 상기 제1 층간 유전층에 상기 구동 트랜지스터의 소스 영역과 상기 전송 트랜지스터의 드레인 영역을 노출시키는 제3 및 제4 접촉 홀을 개방하는 공정,
    상기 제1 금속 막을 요구된 패턴으로 형성함에 의해 상기 고저항 부하에 전기적으로 접속하는 제1 전원 배선을 형성하고 상기 구동 트랜지스터의 소스 영역에 전기적으로 접속하는 제2 전원 배선을 형성하고, 상기 전송 트랜지스터의 드레인 영역에 전기적으로 접속하는 중계 배선을 형성하는 공정,
    전체 표면 상에 제3 층간 유전층을 형성하는 공정,
    상기 제3 층간 유전층에 상기 중계 배선을 노출시키는 제5 접촉 홀을 개방하는 공정, 및
    상기 제2 금속 막을 요구된 패턴으로 형성함에 의해, 상기 중계 배선에 전기적으로 접속하는 비트 배선을 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 메모리 제조 방법.
  8. 제7항에 있어서, 상기 게이트 전극과 상기 워드 배선을 형성하기 위한 상기 도전막이 폴리실리콘 막 또는 폴리사이드 막에 의해 형성되는 것을 특징으로 하는 반도체 메모리 제조 방법.
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