KR19990053204A - 수직한 구조의 부하저항을 가지는 에스램셀 제조방법 - Google Patents
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Abstract
본 발명은 한층의 폴리실리콘막을 사용하여 평행한 Vcc라인과 Vss라인을 형성하고, 부하저항을 노드콘택홀의 측벽에 형성함으로써, 칩면적 감소 및 공정의 단순화와 함께 소자의 신뢰도를 증가시킬 수 있는 SRAM 셀 제조방법을 제공한다.
본 발명은, 억세스 트랜지스터 및 드라이브 트랜지스터가 형성된 반도체기판 상부에 절연막을 도포하고, 상기 억세스 트랜지스터 및 드라이브 트랜지스터의 활성영역을 노출시키는 노드콘택홀을 형성하는 단계; 불순물이 주입되지 않은 폴리실리콘막을 전체구조 상부에 형성하는 단계; 불순물을 상기 폴리실리콘막에 수직하게 주입함으로써 상기 노드콘택홀의 측벽에 형성된 폴리실리콘막을 저항성 폴리실리콘막으로 형성하는 단계; 상기 노드콘택홀의 저면, 측벽 및 상기 절연막 상부의 일부영역 상에 상기 폴리실리콘막이 위치하도록 상기 폴리실리콘막을 패턴하는 단계; 상기 절연막 상부의 일부영역 상에 위치한 폴리실리콘막이 노출되도록 상기 노드콘택홀 내부를 절연막으로 매립하는 단계; 및 상기 노출된 폴리실리콘막과 접속되는 전원공급 금속배선을 형성하는 단계를 특징으로 한다.
Description
본 발명은 SRAM 셀 제조방법에 관한 것으로, 특히 수직한 구조의 부하저항을 형성하여 칩면적을 감소시키는 SRAM 셀 제조방법에 관한 것이다.
종래의 SRAM은 반도체 기판에 형성된 웰영역에 제1 폴리실리콘막으로 이루어진 트랜지스터를 형성한후, 전체구조 상부에 절연막을 도포하여 층간절연 및 평탄화를 수행한다. 이어서, Vss라인 및 비트라인 접속을 위한 콘택홀을 형성하고 콘택홀의 측벽에 스페이서 절연막을 형성한후 제2 폴리실리콘막을 이용하여 Vss라인 및 비트라인 버퍼(buffer)층을 형성한다. 계속하여, 전체구조 상부에 절연막을 도포하여 층간절연 및 평탄화 공정을 수행하고, 드라이버 트랜지스터, 억세스 트랜지스터 및 고부하조항을 접속시키기 위한 노드콘택부를 형성하고, 제3 폴리실리콘막을 이용하여 Vcc라인 및 저항을 형성한후, 금속배선 공정을 수행하였다.
상기와 같이 이루어지는 스플릿 워드라인 시메트릭(Split Wrdline Symmetric Cel) 구조의 SRAM 셀은 3개의 폴리실리콘막과 두 개의 금속라인으로 구현되고 있다. 특히, 3개의 폴리실리콘막중 제1폴리실리콘막은 트랜지스터의 게이트 및 워드라인으로 사용되고 있고, 제2 폴리실리콘막은 Vss라인 및 비트라인 콘택 버퍼층으로 사용되고 있다. 또한, 제3 폴리실리콘막은 부하저항 및 Vcc라인을 형성하는데 사용되고 있는데, 이 Vcc라인은 상기 비트라인 콘택을 우회하기 위하여 구부러진 형태로 이루어지게 된다. 더욱이, 제3 폴리실리콘막의 한층에서 부하저항과 Vcc라인을 동시에 형성하기 위하여 각종 이온주입 공정이 이용되고 있으며, 또한 부하저항 길이의 증가를 통해 저항값을 증가시키기 위하여는 다양한 패턴형성작업이 이루어져 야만 한다.
이와같은 종래의 SRAM셀 제조방법은 복잡한 구조로 이루어지기 때문에 많은 공정 시퀀스가 요구되고, 이에따라 각 구성요소들을 형성하기 위해 필요한 층의 수도 증가하게 된다. 결국, 이러한 문제는 디자인룰 상의 공정마진의 취약성을 유발하고 SRAM 셀의 제조시간의 증가 및 수율을 저하시키는 문제점을 일으키게 된다.
상기 문제점을 해결하기 위하여 안출된 본 발명은 한층의 폴리실리콘막을 사용하여 평행한 Vcc라인과 Vss라인을 형성하고, 부하저항을 노드콘택홀의 측벽에 형성함으로써, 칩면적 감소 및 공정의 단순화와 함께 소자의 신뢰도를 증가시킬 수 있는 SRAM 셀 제조방법을 제공하는데 그 목적이 있다.
도1은 본 발명에 따른 SRAM 셀의 평면도.
도2a 내지 도7a는 본 발명에 따른 SRAM 셀의 Vss콘택부 형성방법을 나타 낸 공정 단면도.
도2b 내지 도8b는 본 발명에 따른 SRAM 셀의 노드콘택 및 비트라인콘택부 형성방법을 나타낸 공정 단면도.
*도면의 주요 부분에 대한 부호의 설명
1: 반도체기판 2: 필드산화
3: 게이트산화막 6,8,14: 절연막
7,10: BPSG막 9,11: 폴리실리콘막
15: 장벽금속막 17: 금속배선
상기 목적을 달성하기 위하여 본 발명은, 억세스 트랜지스터, 드라이브 트랜지스터 및 고부하저항이 전기적으로 연결되는 SRAM 셀 제조방법에 있어서, 억세스 트랜지스터 및 드라이브 트랜지스터가 형성된 반도체기판 상부에 절연막을 도포하고, 상기 억세스 트랜지스터 및 드라이브 트랜지스터의 활성영역을 노출시키는 노드콘택홀을 형성하는 단계; 불순물이 주입되지 않은 폴리실리콘막을 전체구조 상부에 형성하는 단계; 불순물을 상기 폴리실리콘막에 수직하게 주입함으로써 상기 노드콘택홀의 측벽에 형성된 폴리실리콘막을 저항성 폴리실리콘막으로 형성하는 단계; 상기 노드콘택홀의 저면, 측벽 및 상기 절연막 상부의 일부영역 상에 상기 폴리실리콘막이 위치하도록 상기 폴리실리콘막을 패턴하는 단계; 상기 절연막 상부의 일부영역 상에 위치한 폴리실리콘막이 노출되도록 상기 노드콘택홀 내부를 절연막으로 매립하는 단계; 및 상기 노출된 폴리실리콘막과 접속되는 전원공급 금속배선을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 일실시예를 상세히 살펴보면 다음과 같다.
먼저, 도1은 본 발명에 따른 레이아웃(lay-out)을 나타낸 것으로, 도면에 도시된 바와 같이, Vcc라인과 Vss라인이 하나의 폴리실리사이드막을 사용하여 평행하게 형성되어 있다. 또한, 드라이브 트랜지스터, 억세스 트랜지스터 및 Vcc라인이 전기적으로 접속되어 노드콘택홀의 측멱에 부하저항이 형성되기 때문에 레이아웃 상에는 별도의 저항라인이 보여지지 않고 있다. 그 만큼 칩면적을 줄일 수 있다.
도1의 절단선 A-A' 및 B-B'에 따른 단면도를 참조하여 본 발명을 구체적으로 살펴보면, 도2a, 도3a, 도4a 내지 도7a는 도1의 A-A'절단선을 따른 Vss콘택부의 단면도이고, 도2b, 도3b, 도4b 내지 도8b는 도1의 B-B'절단선을 따른 비트라인콘택 및 노드콘택부의 단면도이다.
먼저, 도2a 및 도2b에 도시된 바와 같이, 반도체기판(1)에 각소자를 분리시키기위한 필드산화막(2)을 형성한후, 일반적인 MOSFET형성공정과 동일한 방법으로 게이트산화막(3), 게이트전극(제1 폴리실리콘막)(4) 및 게이트 측벽 스페이서(5)을 형성한다. 이때, 도2a에는 드라이브 트랜지스터만이 보여지고 있으며, 도2b에는 우측에 드라이브 트랜지스터가, 좌측에는 억세스 트랜지스터가 나타나 있다. 트랜지스터 형성후, 전체구조 상부에 절연막(6), BPSG막(7) 및 절연막(8)이 차례로 형성된 다층 절연막이 도포된다.
이어서, 도3a 및 도4a에 도시된 바와같이, Vss콘택 영역에 포토레지스트패턴(P/R)을 형성하여, 반도체기판(1)의 일부영역을 노출시키는 Vss콘택홀을 형성하고 불물이 주입되지 않은 폴리실리콘막(9)을 증착하여 이온주입(도3b에 도시되어 있음)을 실시한다. 계속하여, 증착된 폴리실리콘막(9)에 대해 비등방성식각 공정을 수행하면, 상기 Vss콘택홀의 측벽에는 불순물이 거의 주입되지 않은 폴리실리콘막(9)이 존재하여 절연체로서의 기능을 수행하게 된다. 이러한 측벽 절연체는 이후의 공정에서 증착되는 Vss라인용 전도체와 상기 트랜지스터의 게이트와의 연결을 방지하는 절연체로서의 기능을 수행한다.
이때, 노드콘택홀 및 비트라인콘택홀 지역의 B-B'단면에서는, 도3b 및 도4b에 도시된 바와 같이, 상기 포토레지스트패턴이용하여 노드콘택홀 및 비트라인콘택홀을 형성한다. 그리고, 상기 폴리실리콘막(9)을 증착한후, 상기 Vss콘택부와 동일한 공정을 수행하게 되면, 노드콘택홀 및 비트라인콘택홀 측벽에 불순물이 거의 주입되지 않은 폴리실리콘막(9)이 존재하게 된다. 한편, 노드콘택부는 비등방성 식각공정이 수행되지 않고 상기 절연막(8)상부에 일부가 확장되도록 상기 폴리실리콘막(9)의 패턴공정을 수행한다. 상기 비트라인 콘택부에서는 Vss콘택부와 마찬가지로 비등방성 식각공정이 수행되어 이후의 비트라인과 게이트전극간의 연결을 방지하는 절연체로서의 기능을 수행한다. 그러나, 상기 노드콘택홀의 측벽에 위치한 폴리실리콘막(9)은 부하저항의 역할을 수행하게 됨을 주목하여야 한다.
이어서, 웨이퍼 전체구조 상부에 BPSG막(10)이 도포된다. BPSG막(10) 도포후, Vss콘택부는 도5a에 도시된 바와 같이 반도체기판(1)을 노출시키도록 상기 BPSG막(10)의 비등방성식각 공정이 수행되어 상기 폴리실리콘막(9)의 측벽에 스페이서를 형성한후, 도6a에 도시된 바와 같이, 전도성 폴리실리콘막(11) 및 텅스텐막(12)으로 이루어진 텅스텐 폴리실리사이드막(13)을 노출된 반도체기판(1)과 콘택시킨다.
한편, 노드콘택홀 및 비트라인콘택 지역은, 도5b 및 도6b에 도시된 바와같이, 상기 절연막(8) 상부에 폴리실리콘막(9)의 일부가 노출되도록 BPSG막(10)을 노드콘택홀 및 비트라인콘택홀 각각에 매립한후, 전체구조 상부에 전도성 폴리실리콘막(11) 및 텅스텐막(12)으로 구성된 텅스텐 폴리실리사이드막(13)을 형성하여 일정크기로 패턴함으로써 Vcc라인 및 Vss라인을 형성한다.
계속하여, 도7b 및 도8b에 도시된 바와 같이, 전체구조 상부에 부하절연막(14)을 도포하고, 상기 비트라인콘택부에 위치한 부하절연막(14) 및 BPSG막(10)만을 선택적으로 제거하여 반도체기판(1)을 노출시킨후, 노출된 반도체기판(1)과 접속되는 장벽금속막(barrier metal)(15)을 증착하고 비트라인콘택부에 텅스텐막(16)을 매립한다. 끝으로, 상기 텅스텐막(16) 및 장벽금속막(15) 상에 메탈라인(17)이 형성된다. 이때, Vss콘택부는, 도7a에 도시된 바와 같이, 전체구조 상부에 부하절연막(14) 및 장벽금속막(15) 및 메탈라인(17)이 차례로 형성되어 장벽금속막(15)과 금속배선(17)을 동시에 패턴하여 금속배선을 형성하게 된다.
상기 전술한 본 발명의 고저항부하는 콘택측벽에 수직하게 형성되어 칩면적을 차지하지 않고 있기 때문에 그 만큼의 면적감소를 이룰수 있으며, 또한 비트라인콘택부 및 Vss콘택부에서는 홀에 매립되는 전도체와 트랜지스터의 게이트간의 연결을 방지하는 절연체로서 사용되어 소자의 신뢰성을 증가 시키게 된다.
상기와 같이 이루어지는 본 발명은 부하저항을 형성하기 위한 별도의 폴리실리콘막을 사용하지 않고, 부하저항으로서 노드콘택의 측벽에 형성된 절연성 폴리실리콘막을 사용함으로써 SRAM 셀의 면적감소를 이룰수 있다. 또한, 본 발명의 측벽에 형성된 불순물 주입되지 않은 폴리실리콘막은 콘택홀에 매립되는 전도체와 층간절연막 내의 다른 전도체와의 단락방지막으로 널리사용되어 소자의 신뢰성을 향상시킬수 있는 효과가 있다.
Claims (7)
- 억세스 트랜지스터, 드라이브 트랜지스터 및 고부하저항이 전기적으로 연결되는 SRAM 셀 제조방법에 있어서,억세스 트랜지스터 및 드라이브 트랜지스터가 형성된 반도체기판 상부에 절연막을 도포하고, 상기 억세스 트랜지스터 및 드라이브 트랜지스터의 활성영역을 노출시키는 노드콘택홀을 형성하는 단계;불순물이 주입되지 않은 폴리실리콘막을 전체구조 상부에 형성하는 단계;불순물을 상기 폴리실리콘막에 수직하게 주입함으로써 상기 노드콘택홀의 측벽에 형성된 폴리실리콘막을 저항성 폴리실리콘막으로 형성하는 단계;상기 노드콘택홀의 저면, 측벽 및 상기 절연막 상부의 일부영역 상에 상기 폴리실리콘막이 위치하도록 상기 폴리실리콘막을 패턴하는 단계;상기 절연막 상부의 일부영역 상에 위치한 폴리실리콘막이 노출되도록 상기 노드콘택홀 내부를 절연막으로 매립하는 단계;상기 노출된 폴리실리콘막과 접속되는 전원공급 금속배선을 형성하는 단계를 포함하여 이루어지는 SRAM 셀 제조방법.
- 제 1 항에 있어서,비트라인콘택홀의 수직한 측벽에 불순물이 주입되지 않은 폴리실리콘막을 형성하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 SRAM 셀 제조방법.
- 제 1 항에 있어서,접지전원라인이 접속되는 콘택홀의 수직한 측벽에 불순물이 주입되지 않은 폴리실리콘막을 형성하는 단계를 더 포함하여 이루어지는 것을 특징으로 하는 SRAM 셀 제조방법.
- 제 2 항 또는 제 3 항에 있어서,상기 비트라인 및 접지전원라인 콘택홀의 측벽에 형성되는 폴리실리콘막은 상기 노드콘택홀의 측벽에 형성되는 폴리실리콘막과 동일한 증착공정에 의해 형성되는 것을 특징으로하는 SRAM 셀 제조방법.
- 제 2 항에 있어서,상기 전원공급 금속배선과 평행한 접지전원라인을 포함하여 이루어지는 것을 특징으로 하는 SRAM 셀 제조방법.
- 제 2 항에 있어서,상기 전원공급 금속배선은 텅스텐 폴리실리사이드막으로 이루어지는 것을 특징으로 하는 SRAM 셀 제조방법.
- 제 2 항에 있어서,상기 접지전원라인은 텅스텐 폴리실리사이드막으로 이루어지는 것을 특징으로 하는 SRAM 셀 제조방법.
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