JPH08130257A

JPH08130257A - 半導体メモリー装置

Info

Publication number: JPH08130257A
Application number: JP6290520A
Authority: JP
Inventors: Ryuzo Tagami; 隆三田上
Original assignee: NKK Corp; Nippon Kokan Ltd
Current assignee: JFE Engineering Corp
Priority date: 1994-10-31
Filing date: 1994-10-31
Publication date: 1996-05-21

Abstract

(57)【要約】【目的】第三層のノンドープ多結晶シリコンパターンを
負荷抵抗としたＳＲＡＭメモリーセルを具備する半導体
メモリー装置において、ビットラインコンタクトの形成
を容易にすることができ、且つビットラインコンタクト
の性能を向上することができるＳＲＡＭメモリーセルを
提供すること。【構成】ビットラインコンタクトを、従来のように隣接
するメモリーセルにおけるパストランジスタのゲート電
極間で形成するのではなく、メモリーセルのコア領域で
形成することとした。そのために、負荷抵抗Ｒ_１，Ｒ_２
と同じ第三層の多結晶シリコン層で形成した配線パター
ンを用いて、前記パストランジスタとの接続部位をコア
領域にまで引き出す。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は半導体メモリー装置に関
し、特に、三層多結晶シリコン構造を採用したスタチッ
ク・ランダム・アクセス・メモリー（ＳＲＡＭ）の改良
に関する。

【０００２】

【従来の技術】ＳＲＡＭは、図５の等価回路に示したメ
モリーセルで構成される半導体メモリー装置である。同
図に示すように、ＳＲＡＭのメモリーセルは二つのプル
ダウントランジスタＴ_１，Ｔ_２および二つの負荷抵抗Ｒ
_１，Ｒ_２で構成されるフリップフロップ回路と、二つの
パストランジスタＴ_３，Ｔ_４とで構成される。パストラ
ンジスタＴ_３，Ｔ_４のソースまたはドレインは、夫々ビ
ット線ＢＬ，ＢＬインバース（以下ではＢＬ^＊と記す）
に接続されている。また、パストランジスタＴ_３，Ｔ_４
のゲート電極はワード線に接続されている。図示のよう
に、この回路には二つのノードＡ，Ｂが存在する。ノー
ドＡは、プルダウントランジスタＴ_１のゲート電極、プ
ルダウントランジスタＴ_２のドレイン、負荷抵抗Ｒ_２お
よびパストランジスタＴ_４のソース・ドレインが接続さ
れている接続部である。一方、ノードＢは、プルダウン
トランジスタＴ_２のゲート電極、プルダウントランジス
タＴ_１のドレイン、負荷抵抗Ｒ_１およびパストランジス
タＴ_３のソース・ドレインが接続されている接続部であ
る。なお、以下の説明では、プルダウントランジスタＴ
_１のゲート電極をノードＡに接続する配線をクロスカッ
プリング配線Ａと称し、またプルダウントランジスタＴ
_２のゲート電極をノードＢに接続する配線をクロスカッ
プリング配線Ｂと称する。

【０００３】上記メモリーセル回路を半導体基板中にモ
ノリシックに集積する方法として、種々の構成が従来採
用されている。これら技術のうち、本発明の基礎をなす
従来技術について、図６〜図１０を参照して以下に説明
する。なお、この従来技術では、トランジスタＴ_１〜Ｔ
_４のゲート電極を第一層多結晶シリコン層で形成し、ク
ロスカップリング配線Ａ，Ｂを第二層多結晶シリコン層
で形成し、また負荷抵抗Ｒ_１，Ｒ_２を第三層多結晶シリ
コン層で形成する。

【０００４】上記従来技術のメモリーセルにおける、第
二層多結晶シリコン層までのパターン平面図を図６に、
第二層多結晶シリコン層から上のパターン平面図を図７
に示した。図８は、図６および図７のVIII−VIII線に沿
う断面図である。図９は、図６および図７のIX−IX線に
沿う断面図である。なお、図９の左端には、隣接するメ
モリーセルのパストランジスタＴ_４におけるゲート電極
１２の部分も図示されている。

【０００５】図６において、破線は活性領域の外縁を示
しており、その外側にはフィールド酸化膜が形成されて
いる。斜線を施したパターンは、第一層多結晶シリコン
層をパターンニングして形成されたゲート電極である。
即ち、１１_１はプルダウントランジスタＴ_１のゲート電
極、１１_２はプルダウントランジスタＴ_２のゲート電
極、１２はパストランジスタＴ_３，Ｔ_４のゲート電極
（ワード線を兼ねる）である。活性領域のシリコン層
（この場合にはＰ−ウエル層）には、これらゲート電極
１１_１，１１_２，１２の直下を除き、図示しないＮ^＋型
不純物領域が形成されている。これらのＮ^＋型不純物領
域は、プルダウントランジスタＴ_１，Ｔ_２の共通ソース
領域１３、プルダウントランジスタＴ_１，Ｔ_２のドレイ
ン領域１４_１，１４_２、パストランジスタＴ_３，Ｔ_４の
ソース・ドレイン領域１５_３，１５´_３，１５_４，１５
´_４、およびＶ_SSライン１６を構成している。

【０００６】一方、図６に太線で示したパターンは、シ
リサイド化によって低抵抗化された第二層多結晶シリコ
ン層をパターンニングして形成された配線層である。即
ち、１７_Ａはクロスカップリング配線Ａであり、１７_Ｂ
はクロスカップリング配線Ｂである。クロスカップリン
グ配線Ａは、コンタクト２０を介してプルダウントラン
ジスタＴ_１のゲート電極１１_１と接続され、またコンタ
クト２１を介してプルダウントランジスタＴ_２のドレイ
ン領域１４_２と接続されている。該コンタクト２１は、
図５の等価回路に示したノードＡに対応する。一方、ク
ロスカップリング配線Ｂは、コンタクト２２を介してプ
ルダウントランジスタＴ_２のゲート電極１１_２と接続さ
れ、またコンタクト２３を介してプルダウントランジス
タＴ_１のドレイン領域１４_１と接続されている。該コン
タクト２３は、図５の等価回路に示したノードＢに対応
する。これらクロスカップリング配線ＡおよびＢに加え
て、Ｖ_SSライン１６の直上には、Ｖ_CCライン１８が形成
されている。更に、パストランジスタＴ_３，Ｔ_４のソー
ス・ドレイン領域１５´_３，１５´_４の上には、第二層
多結晶シリコン層によるコンタクトパターン１９_３，１
９_４が形成されている。該コンタクトパターンは、パス
トランジスタＴ_３，Ｔ_４と、上層の金属配線として形成
されるビットラインとの接続を容易にするために、即
ち、コンタクトホ−ルを開口する際のマージンを広げる
ために形成されたものである。これらコンタクトパター
ン１９_３，１９_４は、夫々コンタクト２４，２５を介し
て、トランジスタＴ_３，Ｔ_４のソース・ドレイン領域１
５´_３，１５´_４に接続されている。

【０００７】図７は、上記の第二層多結晶シリコンパタ
ーンと、第三層多結晶シリコン層パターンと、第一層金
属配線層とを示す平面図である。図中に太線で示したよ
うに、ノンドープの第三層多結晶シリコン層をパターン
ニングすることにより、負荷抵抗３１（Ｒ_１および
Ｒ_２）が形成されている。該負荷抵抗３１はコンタクト
２６を介してＶ_CCライン１８に接続されている。また、
コンタクト２７を介して、クロスカップリング配線１７
_Ａ（ノードＡに対応するコンタクト２１の部分）に接続
されている。更に、コンタクト２８を介してクロスカッ
プリング配線１７_Ｂ（ノードＢに対応するコンタクト２
３の部分）に接続されている。負荷抵抗３１のうち、コ
ンタクト２６から２８に至る部分が負荷抵抗Ｒ_１に対応
し、コンタクト２６から２７に至る部分が負荷抵抗Ｒ_２
に対応する。第三層多結晶シリコン層はノンドープであ
り、シート抵抗が高いため、上記の構成によって数ギガ
Ω〜数テラΩの負荷抵抗Ｒ_１，Ｒ_２を実現することがで
きる。

【０００８】更に、第三層多結晶シリコン層の上には、
図７に二点鎖線で示すように、ビットライン（ＢＬ）３
２_１およびビットライン（ＢＬ^＊）３２_２が、アルミニ
ウム等の金属配線層として形成されている。ビットライ
ン３２_１，３２_２は、夫々コンタクト３３_１，３３_２を
介して、第二層多結晶シリコン層で形成されたコンタク
トパターン１９_３，１９_４に接続されている。これによ
って、二つのビットライン３２_１，３２_２と、対応する
パストランジスタＴ_３，Ｔ_４との間の接続が達成されて
いる。

【０００９】図８および図９の断面図には、上記の説明
に含まれない構成部分が示されている。これらの図にお
いて、１はＰ型半導体層（Ｐ−ウエル）である。該Ｐ−
ウエル１の表面にはフィールド酸化膜２が形成され、こ
れによって活性領域が定義されている。活性領域の表面
にはゲート酸化膜３が形成され、該酸化膜はゲート電極
１１_１，１１_２，１２の下に介在されている。各ゲート
電極の側壁にはＬＤＤスペーサ膜４が形成されている。
このスペーサ膜４を利用した二段階の不純物ドープによ
り、各トランジスタＴ_１，Ｔ_２，Ｔ_３，Ｔ_４のソース・
ドレイン領域はＬＤＤ（lightly doped drain ）構造で
形成されている。ノードＡに対応するコンタクト２１の
部分では、クロスカップリング配線１７Ａとゲート電極
１１_２との短絡を防止するために、ゲート電極１１_２の
表面に窒化シリコンからなるゲート保護膜５が形成され
ている。

【００１０】第一層多結晶シリコンパターン１１_１，１
１_２，１２と第二層多結晶シリコンパターン１７_Ａ，１
７_Ｂ，１８，１９_３，１９_４との間を絶縁するために、
層間絶縁膜６が形成されている。また、第二層多結晶シ
リコンパターンと第三層多結晶シリコンパターン３１と
の間を絶縁するために、層間絶縁膜７が形成されてい
る。更に、第三層多結晶シリコンパターンとビット線３
２_１，３２_２との間を絶縁するために、層間絶縁膜８が
形成されている。

【００１１】なお、ＳＲＡＭにおいては多くのメモリー
セルが形成されるが、これら多数ののメモリーセルは、
図６および図７の左右方向では並列に、上下方向では鏡
面対称になるように平面配置される。図１０は、このよ
うに平面配置された４つのメモリーセルの配列状態を示
している。但し、同図においては、第二層多結晶シリコ
ンパターン（クロスカップリング配線１７_Ａ，１７_Ｂ、
Ｖ_CCライン１８およびコンタクトパターン１９_３，１９
_４）と、第三層多結晶シリコンパターン（負荷抵抗３
１）のみが示されている。この図１０に示した平面パタ
ーンを、更に、左右方向では並列、上下方向では鏡面対
称に繰り返すことによって、ＳＲＡＭメモリーセルの全
体的な配置が得られる。

【００１２】以上の説明（特に図１０）から明らかなよ
うに、上記従来のＳＲＡＭメモリーセルにおいては、フ
リップフロップ回路を構成する二つのプルダウントラン
ジスタＴ_１，Ｔ_２、二つの負荷抵抗Ｒ_１，Ｒ_２、二つの
クロスカップリング配線Ａ，Ｂ、Ｖ_SS配線、およびＶ_CC
配線はメモリーセルのコア部を構成しており、該コア部
はメモリーセル領域の所定領域（コア領域）に形成され
ている。一方、二つのパストランジスタＴ_３，Ｔ_４は、
コア領域の外の活性領域に形成されている。

【００１３】

【発明が解決しようとする課題】上記従来のＳＲＡＭメ
モリーセルにおける特徴的な構成の一つとして、次の点
が上げられる。

【００１４】即ち、三層多結晶シリコン技術を用い、ゲ
ート電極を第一層として、またクロスカップリング配線
を第二層として形成する一方、負荷抵抗Ｒ_１，Ｒ_２はノ
ンドープの第三層多結晶シリコン層で形成する。こうし
て負荷抵抗を他の多結晶シリコン電極または配線とは別
のノンドープ多結晶シリコン層で形成することにより、
数ギガΩ〜数テラΩの負荷抵抗Ｒ_１，Ｒ_２を容易に形成
することができる。

【００１５】また、負荷抵抗Ｒ_１，Ｒ_２のための特別の
平面的スペースを必要としないので、集積度を向上する
ことができる。

【００１６】一方、上記従来のＳＲＡＭメモリーセルで
は、ビットライン３２_１，３２_２を、夫々パストランジ
スタＴ_３，Ｔ_４との接続に困難を伴う。この様子は、図
９に明瞭に示されている。

【００１７】即ち、ビットライン３２_２を，隣接する二
つのパストランジスタＴ_４，Ｔ_４の共通ソース・ドレイ
ン１５´_４にコンタクトさせるためには、極めて深いコ
ンタクトホール３３_２を開孔しなければならない。その
ため、コンタクトホール部分の段差が著しく大きくなっ
てしまう問題がある。

【００１８】加えて、集積度の増大に伴い、隣接するゲ
ート電極１２，１２間の距離が短くなっている。その結
果、コンタクトホ−ル３３_２を形成する際に高精度のマ
スク合わせを必要とする問題がある。また、コントクト
ホール３３_２を微細化せざるを得ないので、コンタクト
面積が小さくなり、コンタクト抵抗が増大するといった
問題がある。更に、コンタクトホール３３_２が深いこと
と相俟って、そのアスペクト比は著しく大きくなり、ビ
ットライン３２_２のカバレッジの低下およびコンタクト
の信頼性低下をもたらす問題が生じている。

【００１９】既述したように、上記従来のＳＲＡＭで
は、第二層多結晶シリコン層のコンタクトパターン１９
_４を形成することによって、これら問題の緩和を図って
いる。しかし、このような手段を採用した場合にも、上
記の問題は未だ充分に解決されてはいない。

【００２０】本発明は上記事情に鑑みてなされたもの
で、その課題は、三層多結晶シリコン技術を用いた従来
のＳＲＡＭ技術の基本的な構成を維持すると同時に、金
属配線層として形成されるビットラインと、パストラン
ジスタとの間の接続の信頼性お特性を改善することであ
る。

【００２１】

【課題を解決するための手段】上記の課題を達成するた
めに、本発明では、ビットラインコンタクトを、隣接す
るメモリーセルにおけるパストランジスタのゲート電極
間で形成するのではなく、メモリーセルのコア領域で形
成することとした。そのために、負荷抵抗Ｒ_１，Ｒ_２と
同一層の多結晶シリコンパターンを用いて、前記パスト
ランジスタとの接続部位をコア領域にまで引き出すこと
とした。

【００２２】即ち、本発明は、半導体層の所定領域表面
にフィールド絶縁膜を形成し、該フィールド絶縁膜で囲
まれた活性領域にＳＲＡＭメモリーセルを形成した半導
体メモリー装置であって、前記メモリーセルのフリップ
フロップ回路を構成する二つのプルダウンＭＯＳトラン
ジスタ、クロスカップリング配線、負荷抵抗およびＶ_CC
ラインを含むコア部は、前記活性領域の所定のコア領域
に形成されていることと、前記メモリーセルの二つのパ
スＭＯＳトランジスタは、前記コア領域の外の前記活性
領域に形成されていることと、前記ＭＯＳトランジスタ
のゲート電極は第一層多結晶シリコン層で、前記クロス
カップリング配線および前記Ｖ_CCラインは第二層多結晶
シリコン層で、前記負荷抵抗は第三層多結晶シリコン層
で夫々形成されていることと、ＳＲＡＭのビットライン
と接続されるべき前記パストランジスタのソース・ドレ
イン領域には、前記負荷抵抗と同じ第三層の多結晶シリ
コン層からなる配線パターンの一端部がコンタクトされ
ており、該配線パターンの他端部は、前記負荷抵抗の存
在しない前記コア領域に配置されていることと、前記配
線パターンの多端部には、その上に層間絶縁膜を介して
形成されたＳＲＡＭのビットラインが、コンタクトホー
ルを介して接続されていることとを特徴とするものであ
る。

【００２３】

【作用および効果】本発明によれば、ビットラインコン
タクトを、隣接するゲート電極の間の極めて狭い領域内
に形成する必要がなく、ＳＲＡＭメモリーセルの広いコ
ア領域に形成することができる。従って、前記配線パタ
ーンのコンタクト部分を大きくし、またコンタクトホ−
ルを大きくすることができる。その結果、コタンタクト
ホールを開孔するためのリソグラフィーにおいて、マス
ク合わせのマージン拡大を図ることができ、またコンタ
クト抵抗の減少を図ることができる。

【００２４】更に、ビットラインコンタクトのためのコ
ンタクトホールは、負荷抵抗と同じレベルに達するよう
に形成すればよいから、従来のビットラインコンタクト
ホールに比較して浅くすることができる。その結果、コ
ンタクトホールの段差が緩和され、ビットライン形成の
ための金属膜を蒸着する際に、そのカバレッジおよび信
頼性を向上することができる。

【００２５】

【実施例】以下、本発明の一実施例について更に詳細に
説明する。

【００２６】図１〜図４は、図６〜図１０の従来例に対
して本発明を適用したＳＲＡＭメモリーセルを示す図で
ある。図１は、図６に対応する平面図であり、そのII−
II線および III−III 線に沿った断面図が、夫々図２は
および図３に示されている。また、図４はメモリーセル
の全体配置を示す平面図である。これらの図において、
従来例と同じ部分には同じ番号を付し、その説明を省略
する。

【００２７】図１および図３に示すように、この実施例
では、第三層多結晶シリコン層をパターンニングするこ
とによって、負荷抵抗３１に加えて、配線パターン４０
_１，４０_２が形成されている。配線パターン４０_１，４
０_２の一端部は、夫々コンタクト３３_１，３３_２を介し
てコンタクトパターン１９_３，１９_４に接続され、これ
によってパストランジスタＴ_３，Ｔ_４の共通のソース・
ドレイン領域１５´_３，１５´_４との接続が達成されて
いる。また、配線パターン４０_２の他端部は、図示のメ
モリーセル領域のコア部にまで引き出され、負荷抵抗３
１の短い方の枝の端部と対向する位置で終端している。
この配線パターン４０_２他端部は、層間絶縁膜８に形成
されたコンタクトホール４１_２を介して、ビットライン
３２_２に接続されている。一方、配線パターン４０
_１は、負荷抵抗３２の長い方の枝が存在するため、図１
に示されているメモリーセル領域のコア部に引き出すこ
とはできない。そこで、この配線パターン４０_１の他端
部は、図８の下方に隣接するメモリーセル領域のコア部
に引き出されている。この引き出し位置において、配線
パターン４０_１の他端部は、配線パターン４０_２と同
様、コンタクトホール４１_１を介してビットライン３２
_１と接続されている。

【００２８】上記のように、配線パターン４０_２の他端
部を、図８の下方に隣接するメモリーセル領域のコア部
に引き出すためには、一つの条件が必要とされる。即
ち、下方に隣接するメモリーセル領域においては、負荷
抵抗３１の短い方の枝が配線パターン４０_２と対向して
するように配置されていなければならない。その結果、
この場合のＳＲＡＭの全体的なメモリーセルの配置は、
必然的に図４に示すような配置にとなる。

【００２９】なお、配線パターン４０_１，４０_２は当然
ながら、負荷抵抗３１と異なり、不純物ドープにより低
抵抗化する必要がある。これについては、例えば選択的
イオン注入を用いて、配線パターン４０_１，４０_２にの
み不純物をドープすることにより達成することができ
る。それ以外の構成は全て、図７〜図１１の従来例と同
じである。

【００３０】上記の構成によって、この実施例のＳＲＡ
Ｍメモリーセルでは従来技術における問題点が何れも解
消される。

【００３１】第一に、ＳＲＡＭメモリーセルの広いコア
領域においてビットラインコンタクトを形成しているの
で、配線パターン４０_１，４０_２のコンタクト部分の幅
を大きくし、またコンタクトホ−ルを大きくすることが
できる。その結果、コタンタクトホール４１_１，４１_２
を開孔するためのリソグラフィーは、マスク合わせの余
裕が大きくなり、著しく高い制度を必要としないので、
製造が容易になる。

【００３２】第二に、ビットラインコンタクトの面積が
増加するので、コンタクト抵抗の減少を図ることができ
る。

【００３３】第三に、コタンタクトホール４１_１，４１
_２は、第三層多結晶シリコン層のレベルにまで達するよ
うに形成すればよいから、従来のビットラインコンタク
トホールよりも浅くすることができる。その結果、コン
タクトホールの段差が緩和され、ビットライン３２_１，
３２_２のステップカバレッジが改善され、コンタクトの
信頼性を向上することができる。

【００３４】なお、上記実施例では、従来のＳＲＡＭメ
モリーと同様に、第二層多結晶シリコン層によるコンタ
クトパターン１９_３，１９_４を用いているが、場合によ
ってはこれを省略し、配線パターン４０_１，４０_２をソ
ース・ドレイン領域１５´_３，１５´_４に直接コンタク
トさせるようにしてもよい。

【００３５】また、負荷抵抗３１のパタ−ンは上記実施
例の形状に限定されず、配線パターン４０_１，４０_２の
他端部をコア領域内に引き出すことを可能とする限り、
如何なる形状であってもよい。

【００３６】

【発明の効果】以上詳述したように、本発明によれば、
第三層のノンドープ多結晶シリコンパターンを負荷抵抗
としたＳＲＡＭメモリーセルを具備する半導体メモリー
装置において、ビットラインコンタクトを容易に形成す
ることができ、且つ該ビットラインコンタクトの性能を
向上することができる等、顕著な効果を得ることができ
る。

【図面の簡単な説明】

【図１】本発明の一実施例になるＳＲＡＭメモリー装置
のメモリーセルを示す平面図である。

【図２】図１のII−II線に沿った断面図である。

【図３】図１の III−III 線に沿った断面図である。

【図４】本発明の一実施例になるＳＲＡＭメモリー装置
において、メモリーセルの全体的な配置を示す平面図で
ある。

【図５】ＳＲＡＭメモリーセルの等価回路図である。

【図６】従来のＳＲＡＭメモリーセルの平面パターンを
示す図である。

【図７】従来のＳＲＡＭメモリーセルの平面パターンを
示す図である。

【図８】図７および図８のIX−IX線に沿う断面図であ
る。

【図９】図７および図８のＸ−Ｘ線に沿う断面図であ
る。

【図１０】従来のＳＲＡＭメモリーの平面配置を示す図
である。

【符号の説明】

１…Ｐ型半導体層、２…フィールド酸化膜、３…ゲート
酸化膜、４…ＬＤＤスペーサ膜、５…窒化シリコン膜、
６，７，８…層間絶縁膜、１１_１，１１_２…ゲート電
極、１２…ゲート電極（ワード線）、１３…ソース領
域、１４_１，１４_２…ドレイン領域、１５_３，１５_４，
１５´_３，１５´_４…ソース・ドレイン領域、１６…Ｖ
_SSライン、１７_Ａ…クロスカップリング配線Ａ、１７_Ｂ
…クロスカップリング配線Ｂ、１８…Ｖ_CCライン、１９
_３，１９_４…コンタクトパターン、２０〜２８…コンタ
クト、３１…負荷抵抗、３２_１，３２_２…ビットライ
ン、３３_１，３３_２…コンタクト、４０_１，４０_２…配
線パターン、４１_１，４１_２…ビットラインコンタクト

Claims

【特許請求の範囲】

【請求項１】半導体層の所定領域表面にフィールド絶
縁膜を形成し、該フィールド絶縁膜で囲まれた活性領域
にＳＲＡＭメモリーセルを形成した半導体メモリー装置
であって、前記メモリーセルのフリップフロップ回路を構成する二
つのプルダウンＭＯＳトランジスタ、クロスカップリン
グ配線、負荷抵抗およびＶ_CCラインを含むコア部は、前
記活性領域の所定のコア領域に形成されていることと、前記メモリーセルの二つのパスＭＯＳトランジスタは、
前記コア領域の外の前記活性領域に形成されていること
と、前記ＭＯＳトランジスタのゲート電極は第一層多結晶シ
リコン層で、前記クロスカップリング配線および前記Ｖ
_CCラインは第二層多結晶シリコン層で、前記負荷抵抗は
第三層多結晶シリコン層で夫々形成されていることと、ＳＲＡＭのビットラインと接続されるべき前記パストラ
ンジスタのソース・ドレイン領域には、前記負荷抵抗と
同じ第三層の多結晶シリコン層からなる配線パターンの
一端部がコンタクトされており、該配線パターンの他端
部は、前記負荷抵抗の存在しない前記コア領域に配置さ
れていることと、前記配線パターンの多端部には、その上に層間絶縁膜を
介して形成されたＳＲＡＭのビットラインが、コンタク
トホールを介して接続されていることとを特徴とする半
導体メモリー装置。