CN1127768C - 半导体存储器及其制造方法 - Google Patents

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Abstract

提供一种半导体存储器，其中不需要在SRAM的布线层之间的接触孔处的布图裕量，可减小在位线的布线电容，并可高速地进行存储处理。由一对驱动晶体管、一对转移晶体管、高电阻负载、一对位线、VCC线和GND线构成该SRAM。在第一层形成各晶体管的栅电极和字线，在第二层形成高电阻负载，在第三层形成VCC线和GND线，和第四层形成位线。连接高电阻负载与晶体管的源/漏区的共用接触孔不贯穿其它导电层。因此，不再需要在共用接触孔与其它导电层之间的布图裕量，并由此可减小单元尺寸。

Description

半导体存储器及其制造方法
本发明涉及SRAM(静态随机存取存储器)，其中特别是使SRAM的存储器单元尺寸减小并可使其可能高速地进行处理。
图1是展示高电阻负载型SRAM的等效电路的电路图。在该高电阻负载型SRAM中，负载R1和R2由诸如多晶硅之类的电阻膜构成，因此与其负载包括晶体管的SRAM相比，该SRAM的晶体管数量足够少。并且，该电阻膜可多层地形成，因此存储器单元的面积可被减小，该SRAM具有高密度的优点。这种SRAM由两个驱动MOS晶体管(以下称为驱动晶体管)Qd1和Qd2，和两个转移MOS晶体管(以下称为转移晶体管)Qt1和Qt2构成。这些晶体管被连接于高晶体管负载R1和R2、作为第一电源的VCC线、作为第二电源的GND线，字线WL1和WL2、以及位线BL1和BL2。在SRAM的写入和读出信息处理是广为人知的，因此省略其说明。
图2是展示常规SRAM例的剖面图。图3A、3B、3C和3D是展示常规SRAM的存储器单元的各层。参照图2、3A、3B、3C和3D，说明SRAM的结构。在半导体衬底201上按要求的图形形成元件隔离氧化膜202。在由该元件隔离氧化膜202分割的有源区上形成栅氧化膜203。在该栅氧化膜203上，用为低电阻的多晶硅和由硅化物构成的多晶硅硅化物形成栅电极204。该栅电极204的一部分作为字线WL1和WL2工作。将N型杂质注入由元件隔离氧化膜202分隔的有源区，并用栅电极204作掩模，形成MOS晶体管的源/漏区205。按上述工艺，用栅电极204和源/漏区205形成第一和第二驱动晶体管Qd1和Qd2以及第一和第二转移晶体管Qt1和Qt2(图3A)。
然后，在整个表面上形成第一介质中间层206。如图3B所示，在驱动晶体管Qd1和Qd2的各源区开接触孔207之后，在整个表面上形成硅化物层，将该硅化物层形成为要求的图形，并形成GND线208。在其上形成第二介质中间层209之后，在第一介质中间层206与第二介质中间层209之间开出接触孔210。在包括该接触孔210的区域形成高电阻多晶硅膜并使其形成为要求图形，和形成高电阻负载211(R1和R2)。接触孔210被形成为共用接触孔。如图3C所示，在组成高电阻负载211的一部分多晶硅膜处，通过选择性地注入杂质和降低电阻，形成VCC线212。在整个表面上形成第三介质中间层213。从第一介质中间层206、第二介质中间层209和第三介质中间层213贯穿，并到达转移晶体管Qt1和Qt2的源区，由此开出位线接触孔214。在整个表面上形成铝膜，并将其形成为要求图形，如图3D所示，形成开有位线接触孔214进行位线接触的位线215(BL1和BL2)。在整个表面上形成钝化介质中间层216，完成SRAM。
可是，在这种SRAM中，为了增加存储器单元的密度，试图减小存储器单元面积。作为实现其的一种方法，适当地实现各晶体管图形、高电阻负载和第一与第二电源线的设计及其布图。如图2所示的SRAM是解决方案之一。可是，在该常规SRAM中，叠置于半导体衬底上的各导体层从底部开始顺序包括栅电极204、VCC线212或GND线208、高电阻负载211和位线215。贯穿第一介质中间层206、GND线208和第二介质中间层209，形成共用接触孔210，通过该孔210，驱动晶体管的漏区和栅电极、转移晶体管的源区和高电阻负载被连接在一起。
如上所述，共用接触孔210必须贯穿GND线208形成，因此，共用接触孔210的深度容易较深。因此，在使共用接触孔210的区域为微细结构的情况下，纵横比变大，将高电阻负载材料填充入共用接触孔210中变得困难，并且它成为增加共用接触电阻的因素。考虑到在形成共用接触孔210时用光刻技术的掩模位置偏移，和在贯穿共用接触孔210的区域处存在的GND线208的图形位置偏移，为了不缩短共用孔210到GND线208的距离，必须确保要求的布图裕量MG1。因此，由于必须确保在共用孔210与GND线208之间的布图裕量MG1的区域，因而该布图裕量成为减小存储器单元面积的障碍。
并且，为了连接位线215与形成于半导体衬底上的转移晶体管，需要位线接触孔214。贯穿电阻负载211、VCC线212、GND线208和栅电极204，来形成该位线接触孔214。还必须确保用于该位线接触孔214的各布图的布图裕量。尤其是，VCC线212是被制成低电阻的多晶硅，与金属材料相比，多晶硅难以被制备为低电阻。因此，需要在设计上使VCC线212的面积尽可能地大和确保在位线接触孔214与VCC线212之间的布图裕量。结果，难以减小如图2所示的单元长度L2。在位线接触孔214，与共用接触孔210一样，产生纵横比变大和接触电阻增加的问题。
并且，在如图2所示的存储器单元，GND线208在作为最上层的位线215下向右延伸，第二介质中间层209和第三介质中间层213被设置于位线215与GND线208之间。由此，位线215的布线电容变大，它成为对存储器单元实现高速写入与读出的障碍。
作为这种SRAM，公开了几个日本专利申请公开。例如：日本专利申请公开平7-240477公开了使用由多晶硅构成的高电阻负载的SRAM。在该SRAM，用第一层多晶硅膜形成栅电极，用第二层多晶硅膜形成字线，用第三层多晶硅膜形成高电阻负载和第一电源线，用第一层铝膜形成第二电源线和位线。在该结构，必须贯穿作为字线的第二层多晶硅膜，来形成连接栅电极与高电阻负载的共用接触孔。因此，纵横比变大，必须确保用于第二层多晶硅膜的裕量，并且不能避免上述问题的发生。
日本专利申请公开平8-274190公开了SRAM。在该SRAM，用第一层多晶硅膜形成栅电极，用钨膜形成第一和第二电源线，用SIPOS(半绝缘多晶硅)形成高电阻负载，用铝膜形成位线。该SRAM也具有与日本专利申请公开平7-240477相同的问题。日本专利申请公开平8-241929公开了相同种类的SRAM。
因此本发明的目的在于提供一种可减小或不需要在接触孔的布图裕量且使存储器单元尺寸较小并可减小在位线的布线电容和可高速进行处理的半导体存储器及其制造方法。
按照本发明的第一方案，为实现上述目的，在半导体存储器中，由一对驱动晶体管、一对转移晶体管、一对高电阻负载、一对位线、第一电源线和第二电源线构成其静态型存储器单元，并由第一层导电膜形成所述驱动晶体管和所述转移晶体管的各栅电极和字线，由第二层电阻膜形成所述高电阻负载，由第三层导电膜形成所述第一电源线和所述第二电源线，和由第四层导电膜形成所述位线。
按照本发明的第二方案，在第一方案中，所述成对的驱动晶体管的栅电极和漏区交叉地相连，使所述驱动晶体管的漏区为所述成对的转移晶体管的源区所共有，通过贯穿位于所述第一层导电膜与所述第二层电阻膜之间的第一介质中间层的接触孔，所述高电阻负载与所述共用的源/漏区电连接。
按照本发明的第三方案，在第一方案中，将所述第三层导电膜分别地形成为要求的图形，用该分别地形成的图形的一部分形成所述第一电源线和所述第二电源线，用该分别地形成的图形的另一部分形成互连线，用通过所述互连线的位线接触孔电连接所述位线和所述转移晶体管的漏区。
按照本发明的第四方案，在第三方案中，所述第一电源线和所述第二电源线平行地延伸。
按照本发明的第五方案，在第一方案中，所述第一层导电膜是低电阻的多晶硅膜，所述第二层电阻膜是高电阻的多晶硅膜，所述第三层导电膜和所述第四层导电膜是金属膜。
按照本发明的第六方案，在第一方案中，所述第一层导电膜是叠置于低电阻的多晶硅膜和金属硅化物膜的多晶硅硅化物膜，所述第二层电阻膜是高电阻多晶硅膜，所述第三层导电膜和所述第四层导电膜是金属膜。
按照本发明的第七方案，提供一种半导体存储器的制造方法，该方法包括下列工序：在半导体衬底上通过腐蚀形成由绝缘膜隔离的驱动晶体管和转移晶体管的有源区；在所述晶体管的有源区中用栅氧化膜上的导电膜形成字线、所述驱动晶体管的栅电极和所述转移晶体管的栅电极；在整个表面上形成第一介质中间层；在所述第一介质中间层上开出第一接触孔，该第一接触孔露出所述驱动晶体管和所述转移晶体管的的共用源/漏区，并露出作为成对的所述驱动晶体管的另一驱动晶体管的栅电极；通过将多晶硅形成为要求的图形形成高电阻负载，该高电阻负载与所述共用的源/漏区和所述栅电极电连接；在整个表面上形成第二介质中间层；在所述第二介质中间层开出第二接触孔，该第二接触孔露出所述高电阻负载，在所述第二介质中间层和所述第一介质中间层开出第三和第四接触孔，该接触孔露出所述驱动晶体管的源区和所述转移晶体管的漏区；通过将所述第一金属膜形成为要求的图形，形成与所述高电阻负载电连接的第一电源线，形成与所述驱动晶体管的源区电连接的第二电源线，和形成与所述转移晶体管的漏区电连接的互连线；在整个表面上形成第三介质中间层；在所述第三介质中间层开出第五接触孔，该第五接触孔露出所述互连线；和通过将所述第二金属膜形成为要求的图形，形成与所述互连线电连接的位线。
按照本发明的第八方案，在第七方案中，用多晶硅膜或多晶硅硅化物膜形成用于形成所述栅电极和所述字线的所述导电膜。
在本发明的半导体存储器中，亦即在包括一对驱动晶体管、一对转移晶体管的高电阻负载型SRAM中，在第二层形成高电阻负载，该第二层设置于形成各晶体管栅电极的第一层的正上方。因此，用于连接晶体管的源/漏区与高电阻负载的共用接触孔不必贯穿第一和第二电源线的层，并且不再需要在共用接触孔与各电源线之间的布图裕量。因此可减小存储器单元的面积。
并且，在第三层的同一层形成第一和第二电源线，并用该第三层的一部分互连线，通过该互连线把位线与各晶体管的漏区电连接。因此，构成不需要在位线接触孔与电源线之间的布图裕量，并还可减小存储器单元的面积。
此外，第一和第二电源线被设置于高电阻负载的上层，因此，可用金属特别是铝形成第一和第二电源线。结果，可使电源线为低电阻，并可减小电源线面积。从而减小位线表面面积和位线的电容，并可实现存储信息的高速处理。
根据下列结合附图的详细描述，将明了本发明的目的和特征，其中：
图1是展示高电阻负载型SRAM的等效电路的电路图；
图2是展示常规SRAM的实例的剖面图；
图3A是展示常规SRAM的单元的层的平面图；
图3B是展示常规SRAM的单元的层的平面图；
图3C是展示常规SRAM的单元的层的平面图；
图3D是展示常规SRAM的单元的层的平面图；
图4是展示本发明制造SRAM的第一工序的布图；
图5是展示本发明制造SRAM的第二工序的布图；
图6是展示第二工序的剖面图；
图7是本发明制造SRAM的第三工序的布图；
图8是展示第三工序的剖面图；
图9是本发明制造SRAM的第四工序的布图；
图10是展示第四工序的剖面图；
图11是本发明制造SRAM的第五工序的布图；和
图12是展示第五工序的剖面图。
下面参照附图详细说明本发明的实施例。参照图4-12，说明本发明。图4-12是顺序表示制造图1中所示SRAM等效电路的制造工序的实施例的布图或剖面图。在布图中，示出四个单元并用虚点图形表示要说明的布图。剖面图表示沿图4中AA线剖开的部分。
图4是表示本发明制造SRAM的第一工序的布图。首先，在图4中，用选择氧化P型硅衬底101表面的氧化硅膜形成元件隔离中间层102。通过腐蚀形成用于转移晶体管Qt1和Qt2以及用于驱动晶体管Qd1和Qd2的有源区103。
图5是表示本发明制造SRAM的第二工序的布图。图6是表示第二工序的剖面图。参照图5和6，说明第二工序。首先，在有源区103形成由薄氧化硅膜构成的栅介质中间层104。在整个表面上形成叠置多晶硅膜105和钨硅化物(WSi)膜106的叠层膜。此后，用光刻技术选择腐蚀该叠层膜，并形成转移晶体管Qt1和Qt2以及驱动晶体管Qd1和Qd2的各栅电极107。转移晶体管Qt1和Qt2的栅电极构成为字线WL1和WL2。
然后以元件隔离介质中间层102和栅电极107作为掩模，以轻掺杂形式将诸如砷之类的N型杂质离子注入整个表面中，于是在有源区103形成LDD(轻掺杂漏)区108亦即轻掺杂N型区。并且，在整个表面上形成氧化硅之后，对该氧化硅膜进行各向异性腐蚀在栅电极107的侧面形成侧壁109。利用侧壁109以重掺杂形式将N型杂质离子注入有源区103，形成N型源/漏区110。
图7是表示本发明制造SRAM的第三工序的布图。图8是表示第三工序的剖面图。参照图7和8，说明第三工序。通过在整个表面上形成CVD(化学汽相淀积)氧化硅膜，形成覆盖包括栅电极107的P型硅衬底101的第一介质中间层111。在第一介质中间层111，开出用于N型源/漏区110的第一共用接触孔112，该孔112对驱动晶体管Qd1和Qd2的漏区和转移晶体管Qt1和Qt2的源区是共用的，如图1中的等效电路所示。此时，在第一共用接触孔112的一部分使驱动晶体管Qd1和Qd2的栅电极107的一部分露出的情况下开出第一共用接触孔112。在整个表面上形成多晶硅膜或SIPOS膜，对该膜进行选择腐蚀形成要求的图形，并形成高电阻负载113(R1和R2)。此时，在第一共用接触孔112内形成变成高电阻负载的一端的多晶硅膜的一部分。第一共用接触孔112构成为这样的共用接触孔，其中用该多晶硅膜将一个驱动晶体管的漏区和一个转移晶体管的源区和另一驱动晶体管的栅电极电连接在一起成为高电阻负载113。
图9是表示本发明制造SRAM的第四工序的布图。图10是表示第四工序的剖面图。参照图9和10，说明第四工序。通过在整个表面上形成CVD氧化硅膜来形成覆盖高电阻负载113的第二介质中间层114。此时，为了使第一金属膜的图形在下列工序中容易进行，希望用CMP(化学机械抛光)法使表面平坦。在第二介质中间层114的一部分，开出第二接触孔115，该接触孔露出变成高电阻负载113的另一端的另一部分多晶硅膜。
通过第一介质中间层111和第二介质中间层114，开出露出驱动晶体管Qd1和Qd2的源区的第三接触孔116和露出转移晶体管Qt1和Qt2的源区的第四接触孔117。同时可开出第二接触孔115、第三接触孔116和第四接触孔117。在腐蚀第二介质中间层114开出第二接触孔115之后，连续进行腐蚀，以开出第一介质中间层111、第三接触孔116和第四接触孔117。此时，在第二接触孔115，用多晶硅膜(高电阻负载113)中止腐蚀的进行。
在第二介质中间层114的整个表面上将Ti(钛)膜和TiN(氮化钛)膜形成为阻挡膜118。此后，用钨119填充形成于第二接触孔115、第三接触孔116和第四接触孔117的凹形部分。由于该填充，钨膜形成足够的厚度，以填充在各通孔中，并用CMP法使其表面平坦化，该方法是可用的。在平坦化的整个表面上，叠置TiN(氮化钛)膜、Al(铝)膜和TiN(氮化钛)膜作为第一金属膜120。为了具有要求的图形，对该第一金属膜120进行腐蚀，由该部分形成VCC线(第一电源层)121、GND线(第二电源层)122和互连线123。
此时，通过第二接触孔115，VCC线121与高电阻负载113的另一端电连接，构成为VCC接触。通过第三接触孔116，GND线122与驱动晶体管Qd1和Qd2的源区电连接，构成为GND接触。通过第四接触孔117，互连线123与转移晶体管Qt1和Qt2的源区电连接，构成为中继(relaying)接触。
图11是表示本发明制造SRAM的第五工序的布图。图12是表示第五工序的剖面图。参照图11和12，说明第五工序。在整个表面上形成CVD氧化硅膜，并形成覆盖第一金属膜120(VCC线121、GND线122和互连线123)的第三介质中间层124。在第三介质中间层124，开出第五接触孔(位线接触孔)125，露出互连线123的一部分。在整个表面上形成Ti膜和TiN膜作为阻挡膜126，并在此后，在第五接触孔(位线接触孔)125的凹形部分填充钨127。关于该填充，可采用用于第一金属膜120的相同方法。于是，叠置TiN膜、Al膜和TiN膜作为第二金属膜128。为了具有要求的图形，对该第二金属膜128进行腐蚀，并形成位线BL1和BL2。通过第五接触孔125，这些位线BL1和BL2与互连线123电连接，并通过该互连线123即第四接触孔117，还与转移晶体管Qt1和Qt2的漏区电连接。第五接触孔(位线接触孔)125和第四接触孔117构成为位线接触。此后，形成钝化介质中间层129，该钝化介质中间层129覆盖由第二金属膜128构成的位线BL1和BL2，并完成SRAM存储器单元。
在用上述工序形成SRAM时，在形成于P型硅衬底101上的驱动晶体管Qd1和Qd2转移晶体管Qt1和Qt2的栅电极107的正上层，形成高电阻负载113的多晶硅膜。因此，在第一共用接触孔112，将变成驱动晶体管的漏区和转移晶体管的源区的N型源/漏区110、栅电极107和高电阻负载113连接在一起，仅在第一介质中间层111开出接触孔。由此，可使第一共用接触孔112的深度变浅，即使在使第一共用接触孔112的区域微小和其纵横比不大的情况下。在接触孔中适当填充构成高电阻负载的多晶硅，可形成第一共用接触孔112，并可减小接触电阻。此外，第一共用接触孔112不贯穿另一层，因而不需要考虑第一共用接触孔112与另一层之间的干扰。因此，不需要如图2所示的布图裕量MG1，该裕量MG1用以防止共用接触孔与GND线之间的短路。
此外，用作为与VCC线121和GND线122相同层的第一金属膜120构成的互连线123，形成第五接触孔(位线接触)125，利用该第五接触孔，第二金属膜(位线)128(BL1和BL2)与形成于半导体衬底上的转移晶体管Qd1和Qd2的漏区(N型源/漏区110)连接。因此，第五接触孔(位线接触)125不贯穿VCC线121和GND线122，也不需要如图2所示的位线接触与VCC线的布图裕量MG2。由此，可进一步减小存储器单元面积。
如上所述，本发明实施例的存储器单元与图2所示的常规存储器单元相比，不需要在第一共用接触孔112和第五接触孔(位线接触)125固定位置的裕量。因此，作为在储存器单元位线延伸方向的长度和平行设置VCC线和GND线的长度的单元长度L1可被减小，存储器单元被减小。
在本发明的实例中，存储器单元的尺寸可达到2.04×3.76μm2。与图2所示常规结构的2.08×4.32μm2的存储器单元尺寸相比，存储器单元的面积可减小约15％。在本发明的SRAM，晶体管有源区103、栅电极(字线)107和第二金属膜(位线)128的各布图图形不需要与图3A、3B、3C和3D所示的常规SRAM的图形有较大的改变。首先不需要重新设计用于存储器单元的掩模的图形，这可使掩模容易制造。
并且，在本发明的实施例中，在形成需要高温处理且成为高电阻负载113的多晶硅膜之后，形成第一金属膜120和第二金属膜(位线)128。因此，可用铝制备这些第一和第二金属膜，特别是容易将由第一金属膜120形成的VCC线121和GND线122制备为低电阻，可减小各线的电路面积。由此，可减小位于其之上的第二金属膜(位线)128的正面面积，并因此可实现存储器单元的高速信息写入和读出。同时，正如图2所示的常规结构那样，制备多晶硅膜低电阻来形成VCC线，因而不需要将杂质注入多晶硅的部分中，用于此的掩模制备工序和杂质注入工序也就不再需要，可实现制造工序的简化。
并不限于在该实施例中涉及的栅电极、第一和第二金属膜的结构。例如，可以用多晶硅的一层来形成栅电极。用其它金属可代替用于第一和第二金属膜的阻挡层的材料或经常采用的铝。
如上所述，在本发明中，在位于形成驱动晶体管和转移晶体管的栅电极和字线的第一层的正上方的第二层形成高电阻负载。因此，将各晶体管连接到高电阻负载的共用接触孔不需要贯穿第一和第二电源线的层，也不需要在共用接触孔与各电源线之间的布图裕量。结果，可减小存储器单元的面积。
并且，互连线由构成第一和第二电源线的第三层的一部分构成，通过该互连线位线与各晶体管的漏区电连接。因此，不需要在位线接触孔与电源线之间的布图裕量，可进一步减小存储器单元的面积。
此外，在位于形成于第二层的高电阻负载之上的第三层，形成第一和第二电源线，因此，可用其熔点低的铝形成第一和第二电源线。结果，可使电源线为低电阻并可减小电源线的面积。并且，可减小位线表面面积和减小位线的电容，并因此可实现想存储信息的高速处理。
尽管参照特定的图示的实施例说明了本发明，但不限于该实施例，而是由所附的权利要求限定。应该理解，本领域的技术人员可以改变或修改这些实施例而不会脱离本发明的范围和实质。

Claims (8)

1.一种半导体存储器，其静态型存储器单元由一对驱动晶体管、一对转移晶体管、一对高电阻负载、一对位线、第一电源线和第二电源线构成，其特征在于：
所述驱动晶体管和所述转移晶体管的各栅电极和字线由第一层导电膜形成；
所述高电阻负载由在所述第一层导电膜上的第二层电阻膜形成；
所述第一电源线和所述第二电源线由在所述第二层电阻膜上的第三层导电膜形成；和
所述位线由在所述第三层导电膜上的第四层导电膜形成。
2.如权利要求1所述的半导体存储器，其特征在于：
所述成对的驱动晶体管的栅电极和漏区交叉地相连，使所述驱动晶体管的漏区为所述成对的转移晶体管的源区所共有，通过贯穿位于所述第一层导电膜与所述第二层电阻膜之间的第一介质中间层的接触孔，所述高电阻负载与所述共用的源/漏区电连接。
3.如权利要求1所述的半导体存储器，其特征在于：
将所述第三层导电膜分别地形成为要求的图形，用该分别地形成的图形的一部分形成所述第一电源线和所述第二电源线，用该分别地形成的图形的另一部分形成互连线，用通过所述互连线的位线接触孔电连接所述位线和所述转移晶体管的漏区。
4.如权利要求3所述的半导体存储器，其特征在于：
所述第一电源线和所述第二电源线平行地延伸。
5.如权利要求1所述的半导体存储器，其特征在于：所述第一层导电膜是低电阻的多晶硅膜，所述第二层电阻膜是高电阻的多晶硅膜，所述第三层导电膜和所述第四层导电膜是金属膜。
6.如权利要求1所述的半导体存储器，其特征在于：
所述第一层导电膜是叠置于低电阻的多晶硅膜和金属硅化物膜的多晶硅硅化物膜，所述第二层电阻膜是高电阻多晶硅膜，所述第三层导电膜和所述第四层导电膜是金属膜。
7.一种半导体存储器的制造方法，包括下列工序：
在半导体衬底上通过腐蚀形成由绝缘膜隔离的驱动晶体管和转移晶体管的有源区；
在所述晶体管的有源区中用栅氧化膜上的导电膜形成字线、所述驱动晶体管的栅电极和所述转移晶体管的栅电极；
在整个表面上形成第一介质中间层；
在所述第一介质中间层上开出第一接触孔，该第一接触孔露出所述驱动晶体管和所述转移晶体管的的共用源/漏区，并露出作为成对的所述驱动晶体管的另一驱动晶体管的栅电极；
通过将多晶硅形成为要求的图形形成高电阻负载，该高电阻负载与所述共用的源/漏区和所述栅电极电连接；
在整个表面上形成第二介质中间层；
在所述第二介质中间层开出第二接触孔，该第二接触孔露出所述高电阻负载，在所述第二介质中间层和所述第一介质中间层开出第三和第四接触孔，该接触孔露出所述驱动晶体管的源区和所述转移晶体管的漏区；
通过将所述第一金属膜形成为要求的图形，形成与所述高电阻负载电连接的第一电源线，形成与所述驱动晶体管的源区电连接的第二电源线，和形成与所述转移晶体管的漏区电连接的互连线；
在整个表面上形成第三介质中间层；
在所述第三介质中间层开出第五接触孔，该第五接触孔露出所述互连线；和
通过将所述第二金属膜形成为要求的图形，形成与所述互连线电连接的位线。
8.如权利要求7所述的半导体存储器制造方法，其特征在于：
用多晶硅膜或多晶硅硅化物膜形成用于形成所述栅电极和所述字线的所述导电膜。
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