CN1086048A

CN1086048A - 半导体存储器及其制造方法

Info

Publication number: CN1086048A
Application number: CN93118930A
Authority: CN
Inventors: 金汉洙; 金灵台
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 1992-10-12
Filing date: 1993-10-12
Publication date: 1994-04-27
Anticipated expiration: 2013-10-12
Also published as: EP0593247B1; TW359898B; EP0593247A2; JPH06204433A; KR970001346B1; US5436506A; DE69331677T2; DE69331677D1; CN1034896C; JP3623806B2; EP0593247A3; KR940010348A

Abstract

一种半导体存储器，包括由交叉连接的触发器组成的单位存储单元，其中，含有第1存取晶体管、第1 驱动晶体管的第1反相器与含有第2存取晶体管、第 2驱动晶体管的第2反相器形成一个触发器，含有第 1负载元件和第1驱动晶体管的第3反相器与含有第2负载元件和第2驱动晶体管的第4反相器形成另外一个触发器，第1和第2存取晶体管的栅由形成字线导电层以外的不同的导电层形成。由此，可增加布图裕度，并保持常规的设计规则。

Description

本发明涉及半导体存储器及其制造方法，特别是涉及高存储密度的半导体存储器及制造该存储器的方法。

由两个存取晶体管、两个驱动晶体管和两个负载元件组成的静态随机存取存储器（SRAM）单元正处于全面研究之中。

虽然SRAM的存储容量是比动态随机存取存储器（DRAM）小，但是SRAM应用是简单的，并且它的工作是快的。因此，广泛地采用SRAMs作为小型到中型系统，例如，微型计算机系统或者计算机终端设备的存储器。

根据在触发器中使用的特殊的负载元件，把SRAM单元分成三种类型。它们是：利用耗尽型NMOS晶体管作为负载元件的耗尽负载型，利用高阻多晶硅作为负载元件的高阻多晶硅负载型，利用PMOS晶体管作为负载元件的CMOS型。

其中，CMOS型SRAM存储单元的维持电流比其它类型SRAM存储单元的维持电流小，以致于显著地减少功率损耗功率，这解决了高阻多晶硅负载型存储单元的功率损耗问题。和软误差抗扰性及单元稳定性有关的更多的益处，导致采用CMOS型单元作为下一代的SRAM单元。

然而，当制造CMOS型存储单元时，大大地扩大了一个存储单元占有的两维空间（面积），那是决定集成的主要因素。这是由于在CMOS型存储单元的情况下，在半导体衬底上同时形成6个晶体管（两个NMOS存取晶体管，两个NMOS驱动晶体管和两个PMOS晶体管），而高阻多晶硅负载型单元在半导体衬底上仅有4个晶体管（2个NMOS存取晶体管和2个NMOS驱动晶体管），高阻多晶硅负载元件就形成在这些晶体管上。

另一方面，已采用新方法制造CMOS型存储单元。按照常规方法，在一个半导体衬底上形成两种类型的阱（N型阱和P型阱），在上面有4个NMOS晶体管和2个PMOS晶体管，而用新方法，在衬底上仅形成2个NMOS存取晶体管和2个NMOS驱动晶体管，然后把PMOS薄膜晶体管覆盖在这些晶体管之上。用这样的制造方法，获得CMOS型存储单元，它的单位单元占有的面积与使用高阻多晶硅作为负载元件的SRAM器件的情况相同。

此外，在半导体衬底上有存取晶体管和驱动晶体管的CMOS存储单元的布图被表示在已经公开的题目为“16Mbit SRAM Cell Tech nologies for 2.0V Operation”（an NEC paper by H.Ohkubo et al.，IEDM′91）的论文中。在该论文中，将绝缘薄膜淀积在晶体管上面，以便形成PMOS TFT。如上述论文的图1所示，可将一PMOS TFT置于存取晶体管和驱动晶体管占有的面积中。因此，当使用PMOS TFT制造时，不会降低集成度。

图1表示SRAM单元的布图，其刊登在由NEC公司发表的上述论文中和公开在题目为“A Split Wordline Cell for 16 Mb SRAM Using Polysilicon Sidewall Contacts”（a Fujitsu paper by Kazuo Itabashi et al.，IEDM′91）的论文中。

如图1所示，每个字线分别设置在一个存储单元的上部和下部，作为存取晶体管的栅。它和题目为“A Half-micron SRAM Cell Using a Duoble-gated Self-aligned ploys ilicon PMOS Thin Transistor（TFT）Load”（by A.O.Adan et al.，1990 Symposium on VLSI Technology）的论文相比，后者一个字线起到联接2个晶体管栅的作用，由此使有源区的结构复杂化。图1表示一个简单结构，由此，当制造SRAM单元时，获得一个矩形有源区。因此，单位单元占有的面积大大地减少，这样就实现了高集成化，并且，减少了对有源区的鸟嘴状侵蚀现象，而在上述复杂结构中这种现象是不可避免的。于是，增加了存储单元的可靠性，也增加了工艺裕度。

然而，如上述论文提供的那样，存储单元包含一字线，该字线和驱动晶体管的栅由同一层材料共同形成，同时作为存取晶体管的栅，并且和相邻存储单元串联。在那样的存储单元中，通过在相同导电层中刻出图形，一起形成驱动晶体管的栅、存取晶体管的栅和字线。因此，如果驱动晶体管的栅设置在分别位于存储单元上部和下部的各字线之间，则存储单元所占的面积由上述字线和驱动晶体管栅之间的距离决定。

如上所述，当字线和驱动晶体管由相同的一层形成，以便串联联接到相邻的存储单元时，要减少单元面积是困难的。要制造高度集成化的SRAM器件，就必须减小单元面积。

因此，本发明的一个目的是提供一种半导体存储器，其中存取晶体管的栅由除了字线那层以外的不同导电层形成。

本发明的另一个目的是提供一种半导体存储器，其中使单位单元占有的面积最小，同时保持常规的设计规则。

本发明的再一个目的是提供实现上述目的的制造方法。

为完成上述目的，本发明提供一种半导体存储器，其包括由交叉连接的触发器组成的单位存储单元，该存储单元含有第一存取晶体管和第一驱动晶体管的第一反相器与含有第2存取晶体管和第2驱动晶体管的第2反相器形成一个触发器，含有第一负载元件和第一驱动晶体管的第3反相器与含有第2负载元件和第2驱动晶体管的第4反相器形成另外一个触发器，其中，第1和第2存取晶体管的栅由除了字线那层之外的不同导电层形成。

为了实现上述目的，本发明还提供一种半导体存储器，其包括由交叉连接的触发器组成的单位存储单元，该存储单元含有第1存取晶体管和第1驱动晶体管的第1反相器与含有第2存取晶体管和第2驱动晶体管的第2反相器形成一个触发器，含有第1负载元件和第1驱动晶体管的第3反相器与含有第2负载元件和第2存取晶体管的第4反相器形成另外一个触发器，其中，在一个绝缘层上形成字线，该绝缘层用于将第1、第2存取晶体管的栅与所述的字线隔离开来，该字线通过绝缘层中形成的接触孔和所述的栅电气连接。

在这里，一个存储单元的第1存取晶体管的栅与相邻存储单元的第1存取晶体管的栅相连接，一个存储单元的第2存取晶体管的栅与反方向邻接存储单元的第2存取晶体管的栅相连接，于是每一个连接的栅与相邻存储单元中其它的栅相分隔。

每个存储单元和相邻的存储单元对称地设置，每个存储单元的配对元件彼此对称地设置。

本发明的另外一个目的由制造半导体存储器的方法实现，该方法包括下述步骤：在半导体衬底上形成场氧化膜，以便限定第1和第2有源区;在如此得到的衬底的整个表面上形成第1栅氧化膜;在第1栅氧化膜上面淀积第1导电层，以便刻出图形以形成第1存取晶体管的栅、第1驱动晶体管的栅、第2存取晶体管的栅以及第2驱动晶体管的栅，所述第1存取晶体管的栅延伸通过第1有源区连到相邻存储单元第1存取晶体管的栅上，第1驱动晶体管的栅延通伸过第1有源区并与第1存取晶体管的栅相互垂直，第2存取晶体管的栅的延伸通过第2有源区和反方向相邻的存储单元的第2存取晶体管的栅相连，第2驱动晶体管的栅延伸通过第2有源区并与上述第2存取晶体管的栅相互垂直;对如此得到的衬底的整个表面离子注入杂质，以形成上述各晶体管的源区和漏区;在如此得到的衬底的整个表面上形成第1绝缘层;有选择地除去第1绝缘层，从而在第1存取晶体管的栅上形成第1接触孔，在第1驱动晶体管的源区上形成第2接触孔，在第2驱动晶体管的源区形成第3接触孔，在第2存取晶体管的栅上形成第4接触孔;在如此得到的衬底的整个表面上淀积第2导电层，以便将其刻出图形而形成第1字线、第一电源线和第二字线，第一字线填充第1接触孔，并与第1存取晶体管的栅平行设置，第1电源线填充第2和第3接触孔，与第1字线平行设置，第2字线填充第4接触孔，与第2存取晶体管的栅平行设置。

这里，可以利用PMOS TFT或高阻多晶硅作为负载元件，利用多晶硅或者多晶硅和硅化物的叠层作为导电材料形成第1和第2导电层。

PMOS TFT由底栅结构、顶栅结构和具有底栅和顶栅的双栅结构中选择出的一种来形成。

根据本发明，由不同的层形成字线和存取晶体管的栅，每一个存储单元中的存取晶体管的栅都被此分离，而字线与各存取晶体管的分离的栅连接起来。

当存取晶体管的栅沿字线方向伸出时，将它们设置成与驱动晶体管的栅相互垂直。

因此，可以显著地减少存储单元的面积，同时保持常规的设计规则，而且增加它的布图裕度以便能获得更可靠的存储单元。

通过参考附图详细地描述它的最佳实施例，本发明的上述目的和优点会变得更明显，其中：

图1是表示常规半导体存储器布图的简图，其中存取晶体管的栅和字线是由同一层形成;

图2到图11是表示有关本发明半导体存储器布图的简图，其中存取晶体管的栅和字线是由不同的层形成。

图12到21是表示沿图2到11所示的每一个布图的A-A′线的剖面图，表示按照本发明制造半导体存储器的方法;

图22到31是表示沿如图2到11所示的每一个布图的BB′线的剖面图，表示按照本发明制造半导体存储器的方法。

在下文，参考附图更详细地描述本发明的最佳实施例。

图2到11是表示按照本发明的SRAM单元的布图。每个图中的阴影部分表示包括在阴影区域中的掩膜图形。图2中线AA′和BB′的剖面图分别被表示在图12到21和图22到31中，进一步表示制造SRAM单元的过程。

图12和22表示形成场氧化膜12、利用掩模图形100和102形成第1有源区1A和第2有源区1B的步骤。

按顺序，在半导体衬底10上，形成衬垫氧化膜（未图示）和氮化膜图形（未图示），然后利用氮化膜图形，按着常规的选择氧化法氧化暴露的衬底，以便形成限定第1有源区1A和第2有源区1B的场氧化膜12。以后，除去该氮化膜图形和衬垫氧化膜。

这里，第一有源区和第二有源区以及相邻存储单元的有源区相互对称地设置。存储单元的元件也相互对称地配置。

图3、13和23表示为了形成第1存取晶体管的栅14、第1驱动晶体管的栅16、第2驱动晶体管的栅18和第2存取晶体管的栅（未图示），利用掩模图形110、112、114和116形成第1存取晶体管、第1驱动晶体管、第2存取晶体管和第2驱动晶体管的步骤。

在已形成场氧化膜12的半导体衬底10的整个表面上，在形成第1和第2存取晶体管以及第1和第2驱动晶体管的栅绝缘膜13之后，把导电材料，即多晶硅或者多晶硅及硅化物的叠层淀积在栅绝缘膜13的上面，以便形成第1导电层（未示出）。采用光刻方法，利用掩模图形110、112、114和116对第1导电层刻出图形，分别形成第1存取晶体管的栅14、第1驱动晶体管的栅16、第2驱动晶体管的栅18和第2存取晶体管的栅。把第1存取晶体管的栅14设置在每个存储单元的边缘附近，延伸通过第1有源区（图12中的标号1A），连接到附近存储单元第1存取晶体管的栅上。如此设置每个已连接的栅，与相邻存储单元的栅分离。第1驱动晶体管的栅16被设置在每个存储单元的中心部分，延伸过第1有源区，和第1存取晶体管的栅14相互垂直。第2驱动晶体管的栅18也被设置在每个存储单元的中心部分，延伸通过第2有源区（图12中的标号1B），和第1驱动晶体管的栅16相互平行，第2存取晶体管的栅被设置在每个存储单元的边缘附近，延伸通过第2有源区，连到相反方向的相邻存储单元的第2存取晶体管的栅上，这里也如此设置每个已连接的栅，以使它与相邻存储单元的栅相互分离。

然后，在如此得到的设置了上述晶体管的栅的衬底的整个表面上离子注入杂质（例如磷或砷），以便形成第1存取晶体管的源区20（或者漏区）和漏区22（或者源区）、第1驱动晶体管的源区（没表示）和漏区20、第2驱动晶体管的源区和漏区（没表示），以及第2存取晶体管的源区（或者没表示的漏区）和漏区24（或者源区），从而制成各个晶体管。

在第1有源区设置第1存取晶体管的源区20和漏区22，第1驱动晶体管的源区和漏区20，第2存取晶体管的源区和第1驱动晶体管的漏区是公用的。在第2有源区设置第2驱动晶体管的源区和漏区，第2存取晶体管的源区和漏区24，第2驱动晶体管的漏区和第2存取晶体管的源区是公用的。

此处，在常规SRAM单元（如图1所示）布图与本发明（如图3所示）的布图之间进行比较。

如此形成图1的布图，把各存取晶体管的栅分别设置在每个存储单元的上部和下部边缘附近，以便通过存储单元阵列和相邻的存储单元相连。另一方面，图3布图的结构是这样一种结构，其中设置在每个存储单元上部的存取晶体管的栅与相邻存储单元上部的存取晶体管栅相连，而设置在存储单元下部存取晶体管的栅和相反方向相邻存储单元下部的存取晶体管栅相连，每个相连接的栅与相邻存储单元的栅相互分离。

也就是说，按照本发明的布图，可以减少由存取晶体管和驱动晶体管的栅占有的面积，这间接决定了使用常规设计规则的存储单元的面积，从而减少单位单元面积和允许工艺富裕度增加。

图4、14和24表示分别利用掩模图形120、122、124和126形成第1到第4接触孔的步骤。第1接触孔是用于连接第1字线和第1存取晶体管的栅14，第2接触孔（没表示）是用于连接第1电源线和第1驱动晶体管的源区，第3接触孔（没表示）是用于连接第1电源线和第2驱动晶体管的源区，第4接触孔（没示出）是用于连接第2字线和第2存取晶体管的栅。

在设置有上述晶体管的衬底的整个表面上，形成第1绝缘层28以后，通过光刻方法，采用掩模图形120、122、124和126，有选择地除去第1绝缘层，以便第1接触孔露出第1存取晶体管的栅14的表面，第2接触孔露出第1驱动晶体管源区的表面，第3接触孔露出第2驱动晶体管源区的表面，第4接触孔露出第2存取晶体管栅的表面。

设置第一绝缘层28用于隔离晶体管栅和后续工艺步骤中形成的字线，并且采用单层氧化膜，如高温氧化膜（HTO）。如果把绝缘材料，例如，硼-磷-硅玻璃（BPSG）覆盖在HTO膜上面，它的表面可以被平面化。

图5、15和25表示制造第1字线30、第1电源线32、第2字线34的步骤，利用掩模图形130、132和134，形成第1和第2字线以及第1电源线。

一种导电材料，例如多晶硅或者多晶硅和硅化物的叠层，被淀积在如此得到的衬底的整个表面上，在该衬底上，形成上述第1到第4接触孔，以便形成第2导电层（没表示）。然后，通过光刻工艺，利用掩模图形130、132和134，对第2导电层进行构图，由此形成第1字线30、第1电源线32和第2字线34。通过第1接触孔（图14中的标号1）把第1字线30连到第1存取晶体管的栅14上，通过第4接触孔把第二字线34连到第2存取晶体管的栅极上。通过第2和第3接触孔把第1电源线32分别连接到第1和第2驱动晶体管的源区。第1电源线32是本发明实施例的地线。

如图15所示，第1和第2存取晶体管的栅以及第1和第2驱动晶体管的栅被设置在栅绝缘膜31上，第1和第2字线30和34被设置在栅上的第1绝缘层28上。

在这里，因为第1和第2字线30和34分别与第1和第2存取晶体管的栅相连，可以实现和常规生产方法（其中存取晶体管的栅和字线一起由同一层形成）相同的存储单元电路。

在由图1表示的常规方法中，因为通过对同一导电层进行构图，一起形成字线和存取晶体管与驱动晶体管的栅，存储单元占有面积决定于字线和驱动晶体管栅之间的距离。另一方面，按照本发明，存取晶体管的栅由第1导电层形成，每个存储单位单元的栅彼此相互分离，字线由第2导电层形成，其将各存取晶体管的相互分离的栅连接起来。因此存储器的面积能被减到最小。

图6、16和26表示利用掩模图形140、142、144和146形成各接触孔的步骤;形成第5接触孔（没表示），用于连接第1焊接区和第1存取晶体管的漏区22，形成第6接触孔2，用于连接第2PMOS TFT和第2驱动晶体管的栅18及第1驱动晶体管（或者第1存取晶体管的源区）的漏区20，形成第7接触孔（没表示）用于连接第1PMOS TFT和第1驱动晶体管的栅16以及第2驱动晶体管的漏区（或者第2存取晶体管的源区），形成第8接触孔3用于连接第2焊接区和第2存取晶体管的漏区24。

在形成第1和第2字线30和34以及第1电源线32的衬底的整个表面上形成第2绝缘层以后，由光刻工艺，利用掩模图形140、142、144和146分别除去第2绝缘层。该光刻工艺形成第5接触孔，用于露出第1存取晶体管的漏区22的表面，形成第6接触孔2，露出第2驱动晶体管的栅18和第1驱动晶体管漏区的表面，形成第7接触孔，用于漏出第1驱动晶体管的栅16和第2驱动晶体管漏区的表面，形成第8接触孔3，用于露出第2存取晶体管的漏区24的表面。

单层氧化膜（例如HTO膜）淀积在第2绝缘层36上。如果把作为绝缘材料的BPSG叠加到HTO膜上，它的表面就变成平整。

图7、17和27表示形成第1焊接区40、第2PMOS TFT的栅42、第1PMOS TFT的栅44和第2焊接区46的步骤，利用掩模图形150、152、154和156，形成第1和第2焊接区、第1和第2PMOS TFT的栅。

在形成第5到第8接触孔的衬底的整个表面上，淀积导电材料（例如多晶硅）以后，由光刻工艺，利用掩模图形150、152、154和156，对多晶硅构图，由此形成第1焊接区40、第2PMOS TFT的栅42、第1PMOS TFT的栅44和第2焊接区46。第1焊接区40通过第5接触孔和第1存取晶体管的漏区22相连，以便和在后续工艺步骤中形成的第1位线接触，而且，使它和第1字线30平行。第2PMOS TFT的栅42通过第6接触孔2与第2驱动晶体管的栅18和第1驱动晶体管（或者第1存取晶体管的源区20）的漏区20相连，以便使它与第1焊接区平行。第1PMOS TFT的栅44、通过第7接触孔、与第1驱动晶体管的栅16和第2驱动晶体管的漏区或者第1存取晶体管的源区相连，同样地使它与第1焊接区40相互平行。第2焊接区46、通过第8接触孔3与第2存取晶体管的漏区24相连，以便使它和第1焊接区40平行，同时与后续工艺步骤中形成的第2位线相接触。

第1PMOS TFT的栅44越过第2驱动晶体管的栅18，以便使它们相互垂直。第2PMOS TFT的栅42越过第1驱动晶体管的栅16，以便使它们相互垂直。

图8、18和28表示利用掩模图形160和162形成第9和第10接触孔的步骤，形成第9接触孔4，用于连接第1PMOS TFT的漏区和第1存取晶体管的源区（或者第1驱动晶体管的漏区）、第2PMOS TFT的栅42与第2驱动晶体管的栅18，形成第10接触孔（未作图示），用于连接第2PMOS TFT的漏区和第2存取晶体管的源区（或第2驱动晶体管的漏区）、第1PMOS TFT的栅44和第1驱动晶体管的栅16。

在其上形成有第1焊接区40、第2PMOS TFT的栅42、第1PMOS TFT的栅44和第2焊接区46的衬底的整个表面上，薄薄地淀积一氧化层，例如，HTO，以便形成第1和第2PMOS TFTs的绝缘栅膜48。然后，由光刻工艺，利用掩模图形160和162，选择地除去栅绝缘膜48，以便形成第9接触孔4，暴露出第2PMOS TFT栅42的表面，形成第10接触孔，暴露出第1PMOS TFT的栅44的表面。

图9、19和29表示利用掩模图形170和172，形成第1PMOS TFT的漏区50、源区52和沟道区54，第2PMOS TFT的漏、源和沟道区（没表示）、第2和第3电源线52和56的各步骤。

在如此得到的其上形成有第9和第10接触孔的衬底的整个表面上淀积非晶硅后，由光刻工艺利用掩模图形170和172对非晶硅刻出图形，由此分别形成第1、第2PMOS TFT的有源区和第2、第3电源线。在除了与第1和第2PMOS TFT（即第1和第2PMOS TFT的栅的上部）相应的沟道区的衬底上离子注入一种杂质（例如硼），以便把第1PMOS TFT的有源区分成漏区50、源区52和沟道区54，把第2PMOS TFT的有源区分成漏区、源区和沟道区。

第2电源线52和第1PMOS TFT的源区52相连，使它与第2字线34平行，第1PMOS TFT的有源区和第2电源线52相连，使它和第2字线相互垂直。第3电源线56和第2PMOS TFT的源区（没表示）相连，使它与第1字线30平行，第2PMOS TFT的有源区和第3电源线56相连，使它和第1字线30相互垂直。

图10、20和30表示分别使用掩模图形180和182形成第11和第12接触孔的步骤，形成的第11接触孔，用于连接第1位线和第1焊接区40，形成的第12接触孔（没表示），用于连接第2位线和第2焊接区46。

在如此得到的其上形成第1和第2PMOS TFT的衬底的整个表面上形成第3绝缘层60以后，由光刻工艺，利用掩模图形180和182，选择地除去第3绝缘层60，以有第11接触孔5露出第1焊接区40的表面，第12接触孔露出第2焊接区46的表面。

淀积单层氧化膜（例如HTO）以形成第3绝缘层60。如果把作为绝缘材料的BPSG叠加到HTO上，它的表面将变得平整。

图11、21和31表示分别利用掩模图形190和192，形成第1位线62和第2位线64的步骤。

在其上形成第11和第12接触孔的衬底的整个表面上淀积一种金属，例如铝，由光刻工艺，利用掩模图形190和192将铝膜刻出图形，由此形成第1位线62和第2位线64。第1位线62通过第11接触孔5和第1焊接区40接触，由此和第1存取晶体管的漏区22相连，第2位线64通过第12接触孔和第焊接区46相接触，由此和第2存取晶体管的漏区24相互连接。

淀积第1和第2位线62和64，分别和第1和第2字线30和34相互垂直。

图2-11、12-21、22-31分别表示SRAM单元的每个布图的简图和它们的二种剖面图，其中，使用底部栅结构的PMOS TFT作为负载元件，也可使用顶部栅结构的PMOS TFT（或者双栅结构的PMOS TFT）作为负载元件。在本发明中，由除字线层之外的不同层形成存取晶体管的栅，以便使单位存储单元占有的面积最小。

如上所述，本发明每个单位存储单元的存取晶体管的栅相互分离，它由和形成字线导电层不同的导电层形成，以便上述字线将相互分离的存取晶体管的栅连接起来。

在绝缘层上形成的字线与存取晶体管的栅和字线隔离，通过在绝缘层中形成的接触孔，使字线和各栅电气连接。

相对于它的相邻存储单元，对称地设置每个存储单元，并且，相互对称地设置每个存储单元的配对元件。

因此，可以显著地减少单位存储单元所占的面积，同时保持常规设计规则。而且增加布图富裕度，可获得更可靠的存储单元。

本发明不限于上述实施例，很明显，本领域技术人员可以在不背离本发明的精神的情况下得到本发明的各种变型。

Claims

1、一种半导体存储器，包括由交叉连接的触发器组成的单位存储单元，该存储单元中含有第1存取晶体管、第1驱动晶体管的第1反相器和含有第2存取晶体管、第2驱动晶体管的第2反相器形成第一触发器，含有第1负载元件、第1驱动晶体管的第3反相器和含有第2负载元件、第2驱动晶体管的第4反相器形成另外一个触发器，其中，第1和第2存取晶体管的栅由形成字线导电层以外的不同的导电层形成。

2、根据权利要求1的半导体存储器，其中，在第1绝缘层上设置所述第1和第2存取晶体管的栅，在第2绝缘层上设置所述字线。

3、根据权利要求2的半导体存储器，其中，所述第1和第2存取晶体管的栅与所述字线相互平行。

4、根据权利要求2的半导体存储器，其中，形成在所述第2绝缘层上的地线与所述字线相互平行。

5、根据权利要求1的半导体存储器，其中，所述第1存取晶体管的栅与相邻存储单元的第1存取晶体管的栅相连，所述第2存取晶体管的栅与相反方向相邻存储单元的第2存取晶体管的栅相连，如此，每个相连的栅与相邻存储单元的栅相互隔离。

6、根据权利要求5的半导体存储器，其中，把第1和第2存取晶体管的栅设置在存储单元边缘附近，把第1和第2驱动晶体管的栅设置在该存储单元的中心部分。

7、根据权利要求6的半导体存储器，其中，所述第1和第2驱动晶体管的栅设置在所述的第1绝缘层上，和所述第1和第2存取晶体管的栅相互垂直。

8、根据权利要求7的半导体存储器，其中，所述第1和第2存取晶体管的栅沿字线方向延伸的情况下，所述第1和第2存取晶体管的栅与第1和第2驱动晶体管的栅垂直交叉。

9、根据权利要求5的半导体存储器，其中，所述存储单元相对于各相邻存储单元对称地设置。

10、根据权利要求1的半导体存储器，其中，相互对称地设置所述存储单元的配对元件。

11、根据权利要求1的半导体存储器，其中，采用PMOS薄膜晶体管作为负载元件。

12、根据权利要求11的半导体存储器，其中，所述PMOS薄膜晶体管的结构是底栅结构。

13、根据权利要求11的半导体存储器，其中，所述PMOS薄膜晶体管的结构是顶栅结构。

14、根据权利要求11的半导体存储器，其中，所述PMOS薄膜晶体管的结构是双栅结构。

15、根据权利要求11的半导体存储器，其中，采用高阻多晶硅作为负载元件。

16、一种半导体存储器，包括由交叉连接触发器组成的单位存储单元，该存储单元中含有第1存取晶体管、第1驱动晶体管的第1反相器和含有第2存取晶体管、第2驱动晶体管的第2反相器形成一个触发器，含有第1负载元件和第1驱动晶体管的第3反相器与含有第2负载元件和第2存取晶体管的第4反相器形成另外一个触发器，其中，在一个绝缘层上形成字线，该绝缘层用于将所述第1、第2晶体管的栅和所述的字线相隔离，通过在该绝缘层中形成的接触孔使所述的字线和所述的各栅电气连接。

17、一种制造半导体存储器的方法，包括下述步骤：

在半导体衬底上形成场氧化膜，以限定第1有源区和第2有源区;

在如此得到的结构的整个表面上形成第1栅绝缘膜;

在所述第1栅绝缘膜的上面淀积第1导电层，以便形成第1存取晶体管的栅、第1驱动晶体管的栅、第2存取晶体管的栅以及第2驱动晶体管的栅，第1存取晶体管的栅延伸通过第1有源区和相邻存储单元的存取晶体管的栅相连，第1驱动晶体管的栅延伸通过所述的第1有源区和所述第1存取晶体管的栅相互垂直，第2存取晶体管的栅延伸通过第2有源区和相反方向相邻存储单元的第2存取晶体管的栅相连，第2驱动晶体管的栅延伸通过第2有源区和第2存取晶体管的栅相互垂直;

在如此得到的衬底的整个表面上，离子注入一种杂质，形成所述晶体管的源区和漏区;

在如此得到的衬底的整个表面上，形在第1绝缘层;

有选择地除去所述第1绝缘层，在所述第1存取晶体管的栅上形成第1接触孔，在所述第1驱动晶体管的源区上形成第2接触孔，在所述第2驱动晶体管的源区上形成第3接触孔，在所述第2存取晶体管的栅上形成第4接触孔;

在如此得到的衬底的整个表面上淀积第2导电层，以便将其刻出图形而形成第1字线、第一电源线和第二字线，第一字线填充所述第1接触孔，并和第1存取晶体管的栅相互平行，第1电源线填充所述第2和第3接触孔并和第1字线相互平行，第2字线填充第4接触孔并与第2存取晶体管的栅相互平行。

18、根据权利要求17的制造半导体存储器的方法，其中，使用多晶硅或者由多晶硅和硅化物组成的叠层作为形成第1和第2导电层的材料。

19、根据权利要求17的制造半导体存储器的方法，在形成所述第1字线、所述第1电源线和所述第2字线以后，所述方法进一步包括下述步骤：

在如此得到的衬底的整个表面上淀积第2绝缘层;

有选择地除掉所述的第2绝缘层，在所述的第1存取晶体管的漏区形成第5接触孔，在所述的第1存取晶体管的源区（或者在第1驱动晶体管的漏区）和在所述第2驱动晶体管的栅上形成第6接触孔，在所述第2驱动晶体管的漏区（或者在第2存取晶体管的源区）和在所述第1驱动晶体管的栅上形成第7接触孔，在所述第2存取晶体管的漏区形成第8接触孔;

在如此得到的衬底的整个表面上淀积第3导电层，以便将其刻出图形，从而形成填充所述第5接触孔并与所述第1字线相互平行的第1焊接区、填充第6接触孔并与所述第1电源线相互平行的第2PMOS薄膜晶体管的栅区、填充第7接触孔并和第1电源线相互平行的第1PMOS薄膜晶体管的栅区，和填充第8接触孔并与所述的第2字线相互平行的第2焊接区;

在如此得到的衬底的整个表面上设置第2栅绝缘膜;

有选择地除去所述第2栅绝缘膜，在所述第2PMOS薄膜晶体管的栅上面形成第9接触孔，在所述第1PMOS薄膜晶体管的栅上形成第10接触孔;

在如此得到的结构的整个表面上淀积第4导电层，以便将其刻出图形，从而形成填充所述第9接触孔以便延伸通过所述第1PMOS薄膜晶体管的栅的所述第1PMOS薄膜晶体管的有源区、与所述第1PMOS薄膜晶体管的有源区相连并且与所述第2字线相互平行的第2电源线、填充第10接触孔以便延伸通过所述第2PMOS薄膜晶体管的栅的所述第2PMOS薄膜晶体管的有源区，和与所述第2PMOS薄膜晶体管的有源区相连并与所述第1字线平行的第3电源线;

在如此得到的结构的整个表面上淀积第3绝缘层;

有选择地除去所述的第3绝缘层，在所述第1焊接区形成第11接触孔，在所述的第2焊接区形成第12接触孔;

在如此得到的结构的整个表面上淀积第5导电层，以便刻出图形，从而形成填充所述第11接触孔并与所述第1字线垂直的第1位线，以及填充所述第12接触孔并与所述第2字线垂直的第2位线。

20、根据权利要求19的制造半导体存储器的方法，其中，所述第1、第2和第3绝缘层的表面被平面化。

21、根据权利要求19的制造半导体存储器的方法，其中，利用所述第1和第2薄膜晶体管的有源区作为形成高阻多晶硅的负载元件。