CN1992283A - 用在高密度cmos sram中的叠置存储单元 - Google Patents
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Abstract
提供了一种用在高密度静态随机存取存储器中的叠置存储单元，该叠置存储单元包括：形成在第一层中的第一和第二下拉晶体管；通过晶体管，连接在第二下拉晶体管的栅极与位线之间，并且形成在第一层中；以及形成在位于第一层之上的第二层中的第一和第二上拉晶体管，其中第一和第二上拉晶体管分别与第一和第二下拉晶体管相连，以形成反相锁存器。采用具有单个通过晶体管的叠置存储单元结构，相比于常规六晶体管单元，减小了单元尺寸，并且可以改善通过晶体管的驱动性能。
Description
本申请要求2005年12月26日提交的韩国专利申请No.2005-0129470的优先权，其全部公开内容合并在此，以作参考。
技术领域
本发明涉及半导体集成电路，更具体地，涉及一种用在高密度互补金属氧化物半导体(CMOS)静态随机存取存储器(SRAM)中的叠置存储单元。
背景技术
一般，为了满足对高性能电子系统的不断增长的需求，诸如SRAM之类的半导体存储器件需要在速度和密度方面持续提高。因此，半导体存储器件制造商付出巨大努力，将不断变小的存储单元结合到多种集成电路中。
图1是已知的六晶体管(6T)CMOS SRAM单元的等效电路图。如图1所示，6T CMOS SRAM包括上拉晶体管对11(PU1和PU2)、下拉晶体管对21(PD1和PD2)、以及第一和第二通过晶体管AT1和AT2。第一和第二通过晶体管AT1和AT2有时称作“存取晶体管”，具有共同与字线(WL)节点相连的栅极、以及分别与位线(BL)节点和互补位线(BLB)节点相连的漏极。这里，BL和BLB节点具有互补关系。
图2中描绘了图1的6T CMOS SRAM单元的平面布局结构，示出了CMOS SRAM单元的典型布局图。从图2可知，图1的6T CMOSSRAM的所有晶体管都放置在共同层中。
当如图1所示的6T CMOS SRAM形成在单个共同层中时，每个单元所占的面积相对增大，这限制了高密度集成。由此，为了提高器件密度，开发了以叠置型布局制造存储单元的技术。在本公开的相同申请人提交的韩国专利申请No.2004-0002080和No.2004-0002088中公开了叠置存储单元晶体管的制造技术的具体示例。
作为制造单个叠置型存储单元的第一示例，构成静态存储单元的六个MOS晶体管中的四个N型MOS晶体管(下拉和通过晶体管)可以形成在第一半导体衬底层中，而两个P型MOS晶体管(上拉晶体管)可以形成在第二衬底层中，例如，以绝缘形式形成在N型MOS晶体管的栅电极上的沟道硅层。
接着，图3在左侧示出了图1的CMOS SRAM单元，在箭头线AW1右侧示出了其等效电流图，用以说明图1的CMOS SRAM单元形成为三层叠置结构的情况。图3右侧示出的叠置单元具有如下结构：第一和第二下拉晶体管PD1和PD2放置在第一层中，第一和第二上拉晶体管PU1和PU2放置在第二层中，第一和第二通过晶体管AT1和AT2放置在第三层中。图4示出了图3的叠置型6T CMOS SRAM单元的示意横截面结构。图5和6示出了图3的叠置型6T CMOSSRAM单元的布局。
返回图4，示出了具有多个P阱102的半导体衬底100，其中漏极104和源极105嵌在左手侧的P阱中。栅极绝缘层108放置在左手侧的P阱102上，将下拉晶体管栅极(PDG)与P阱102分离开来。侧壁间隔109和110与PDG的两侧邻接。注意，PDG、上拉晶体管栅极(PUG)和通过晶体管栅极(ATG)分别叠置在层L1、L2和L3中。导电互连S2用于连接硅层CS1和CS2，硅层CS1和CS2是通过选择性外延生长互连形成的硅层，导电互连S1用于连接源极105和层CS1。
接着参考图5和6的平面布局图，应该理解，可能很难形成位于晶体管叠置阵列顶部的ATG的图案。
此外，图4的叠置型单元结构存在的问题在于，相对于给定的单元节点，该结构的桥接容限(bridge margin)较弱。此外，因为通过晶体管的驱动性能与半导体器件的集成密度的增加成比例地降低，所以芯片性能可能受到损害。
因此，即使在半导体存储器具有叠置型存储单元的情况下，也可能需要更优选的存储单元布局。
发明内容
为了解决上述问题，本发明提供了一种用在高密度静态随机存取存储器中的叠置存储单元，所述高密度静态随机存取存储器在有限尺寸内具有更高效的存储单元。
根据典型实施例，用在高密度静态随机存取存储器中的叠置存储单元包括：形成在第一层中的第一下拉晶体管和第二下拉晶体管、以及形成在位于第一层之上的第二层中的第一上拉晶体管和第二上拉晶体管，其中第一和第二上拉晶体管分别与第一和第二下拉晶体管相连，以形成反相锁存器；以及通过晶体管，连接在第二下拉晶体管的栅极与位线之间，并且形成在位于第一层或第二层之上的第三层中。
根据另一典型实施例，用在高密度静态随机存取存储器中的叠置存储单元包括：形成在第一层中的第一下拉晶体管和第二下拉晶体管、以及形成在位于第一层之上的第二层中的第一上拉晶体管和第二上拉晶体管，其中第一和第二上拉晶体管分别与第一和第二下拉晶体管相连，以形成反相锁存器；以及通过晶体管，连接在第一下拉晶体管的栅极与位线之间，并且形成在第一层中。
根据另一典型实施例，用在高密度静态随机存取存储器中的叠置存储单元包括：形成在第一层中的第一下拉晶体管和第二下拉晶体管、以及形成在位于第一层之上的第二层中的第一上拉晶体管和第二上拉晶体管，其中第一和第二上拉晶体管分别与第一和第二下拉晶体管相连，以形成反相锁存器；以及通过晶体管，形成在位于第二层之上的第三层中，并且连接在反相锁存器的第一数据节点与位线之间。
根据另一典型实施例，一种在其中通过单根位线写入状态1或0的五晶体管(5T)互补金属氧化物半导体(CMOS)静态随机存取存储(SRAM)单元包括：第一反相器，具有第一上拉晶体管和第一下拉晶体管，所述第一上拉晶体管和第一下拉晶体管串联在电源电压与地之间，以形成第一上拉与下拉晶体管之间的第一数据节点；第二反相器，具有第二上拉晶体管和第二下拉晶体管，所述第二上拉晶体管和第二下拉晶体管串联在电源电压与地之间，以形成第二上拉与下拉晶体管之间的第二数据节点；以及通过晶体管，连接在第一反相器的栅极与单根位线之间，并通过栅极接收字线信号；其中第一下拉晶体管、第二下拉晶体管和通过晶体管形成在第一导电层中，第一上拉晶体管和第二上拉晶体管形成在位于第一导电层之上的第二导电层中。
根据另一典型实施例，用在高密度静态随机存取存储器中的叠置存储单元阵列包括：第一存储单元，包括全部形成在第一层中的三个晶体管，第一下拉晶体管、第二下拉晶体管和第一通过晶体管，以及都形成在位于第一层之上的第二层中的两个晶体管，第一上拉晶体管和第二上拉晶体管；第二存储单元，包括全部形成在第一层中的三个晶体管，第三下拉晶体管、第四下拉晶体管和第二通过晶体管，以及都形成在第二层中的两个晶体管，第三上拉晶体管和第四上拉晶体管；与第一通过晶体管的漏极和第二通过晶体管的漏极共同相连的位线；以及第一字线和第二字线，独立地与第一和第二通过晶体管的栅极相连。
根据另一典型实施例，一种用于制造叠置型单端口静态随机存取存储(SRAM)单元的方法包括：以单或双叠置单元结构，形成具有一个或多个下拉晶体管、一个或多个上拉晶体管和单个通过晶体管的SRAM单元；以及形成单根位线，而无需形成具有互补关系的位线。
附图说明
通过参考附图对优选实施例的详细描述，对于本领域普通技术人员，本发明的上述和其他特征和优点将更加明显，其中：
图1是已知的六晶体管(6T)CMOS SRAM单元的等效电路图；
图2是图1的CMOS SRAM单元的布局图；
图3是示出了以叠置型配置形成图1的CMOS SRAM单元的情况的叠置型6T CMOS SRAM单元的等效电路图；
图4是图3的叠置型6T CMOS SRAM单元的示意横截面图；
图5和6是图3的叠置型6T CMOS SRAM单元的示意横截面图；
图7是根据本发明典型实施例的叠置型5T CMOS SRAM单元的等效电路图；
图8是图7的叠置型5T CMOS SRAM单元的示意横截面图；
图9是根据本发明另一典型实施例的叠置型5T CMOS SRAM单元的等效电路图；
图10是图9的叠置型5T CMOS SRAM单元的示意横截面图；
图11是使用图7的叠置型5T CMOS SRAM单元的存储单元阵列的等效电路图；
图12是使用图9的叠置型5T CMOS SRAM单元的存储单元阵列的等效电路图；以及
图13和14示出了根据本发明的、与叠置型5T CMOS SRAM单元的单元阵列配置有关的字线和位线的布局。
具体实施方式
现在将参考附图，更完整地描述本发明，其中示出了本发明的优选实施例。但是，本发明可以多种不同形式具体实现，而不应该认为本发明仅限于在此提出的实施例。相反，提供这些实施例，以使本公开清楚和完整，并且这些实施例将向本领域技术人员完整地表达本发明的范围。为清楚起见，图中夸大了层和区域的厚度。在本说明中，相同的参考数字表示相同的元件。
图7是根据本发明典型实施例的叠置型五晶体管(5T)CMOSSRAM单元的等效电路图。如图7所示，单个通过晶体管AT1放置在顶层中，第一和第二上拉晶体管PU1和PU2放置在中间层中，第一和第二下拉晶体管PD1和PD2放置在底层中。注意，通过晶体管AT1连接在第二上拉晶体管PU2的栅极与位线之间。还要注意，第一和第二上拉晶体管PU1和PU2形成在底部第一层之上，并分别与第一和第二下拉晶体管PD1和PD2相连，从而形成反相锁存器。
对于具有三层的叠置SRAM单元的实施例，下拉晶体管PD1和PD2可以按照金属氧化物半导体(MOS)晶体管的形式，放置在最下层中，MOS晶体管具有非常稳定和优良的特性。
但是，放置在上层中的上拉(或负载)晶体管PU1和PU2、以及通过晶体管AT1是由非体(non-bulk)沟道硅形成的，因而可能具有相对不稳定的工作特性和较低的驱动性能。SRAM单元具有由通过晶体管与下拉晶体管的性能之比确定的工作稳定性。由于通过晶体管的低驱动性能和退化，可能不容易克服不稳定的单元特性。例如，如果增大通过晶体管的尺寸，以增强其驱动性能，则可能很难实现高密度集成。相反，当减小通过晶体管的尺寸时，驱动性能降低。
因此，对于图7所示的实施例，具有单个通过晶体管AT1和单根位线BL的叠置单端口SRAM单元可以允许增加通过晶体管的尺寸，从而改善了其驱动性能。此外，由于图7的叠置单端口SRAM单元具有叠置结构和五晶体管单元，所以使设计规则可以结合更大的容限，这将改善成品率。
与图3的六晶体管存储单元不同，单端读出放大器与图7的五晶体管存储单元一起使用，以读取数据节点的状态“1”。在读取数据之前，可以将位线BL初始化为预设参考电压电平(例如，1/2VDD的电压)。可以用施加到栅极的合适的电压，例如字线升压电压，导通数据存取晶体管AT1。
与六晶体管存储单元不同，当在数据节点上写入二进制值1和0时，五晶体管存储单元没有数据节点之间的对称。因此，当向存储单元写入0时，字线激活为高状态，低电平施加到单根位线上。
注意，可以构造具有根据图7的实施例设计的存储单元的存储单元阵列，以在相邻存储单元之间共享位线，从而提供实现更高集成度和增强性能的可能。
图8是图7的叠置型5T CMOS SRAM单元的示意横截面图。参考图8，第一和第二下拉晶体管PD1和PD2形成在底部上，它们各自的栅极PDG1和PDG2形成在第一层L1中。相似地，第一和第二上拉晶体管PU1和PU2形成在第一和第二下拉晶体管PD1和PD2上面，它们各自的栅极PUG1和PUG2形成在位于第一层L1之上的第二层L2中。第一和第二上拉晶体管PU1和PU2分别与第一和第二下拉晶体管PD1和PD2相连，以形成反相锁存器。通过晶体管AT1形成在第一和第二上拉晶体管PU1和PU2上面，其栅极ATG形成在位于第二层L2之上的第三层L3中。通过晶体管AT1连接在反相锁存器的第一数据节点与位线BL之间。
如图8进一步所示，第一有源导电层102与第一层L1相邻放置，第一沟道硅层200与第二层L2相邻放置，第二沟道硅层300与第三层L3相邻放置。
PUG1、PUG2和ATG，即，最上两层L2和L3的栅极可以形成为导电性掺杂的多晶硅层，其表面层可以形成为硅化钛、硅化钨等普通硅化物的硅化物层。
形成在每个顶部栅极上的绝缘层可以由四乙氧基硅烷(TEOS)、二氧化硅、氮化硅或从这些材料中选择的化合物形成。
第一沟道硅层200可以通过在有源层102的一部分中形成的选择性外延生长(SEG)层来形成，第二沟道硅层300可以通过在沟道硅层200的一部分中形成的SEG层来形成。
图9是根据本发明另一典型实施例的叠置型5T CMOS SRAM单元的等效电路图。图9示出了具有两层叠置结构的单个叠置存储单元。如图9所示，第一下拉晶体管PD1、第二下拉晶体管PD2和通过晶体管AT1形成在第一(下)层中。通过晶体管AT1连接在第二下拉晶体管PD2的栅极与位线BL之间。第一和第二上拉晶体管PU1和PU2形成在位于第一层之上的第二层中，并分别与第一和第二下拉晶体管PD1和PD2相连，以形成反相锁存器。
图10是图9的叠置型5T CMOS SRAM单元的示意横截面图。如图10所示，第一下拉晶体管PD1、第二下拉晶体管PD2和通过晶体管AT1各自的栅极PDG1、PDG2和AT1形成在层L1中。第一和第二上拉晶体管PU1和PU2各自的栅极PUG1和PUG2形成在位于第一层L1之上的第二层L2中。此外，第一和第二上拉晶体管PU1和PU2分别与第一和第二下拉晶体管PD1和PD2相连，以形成反相锁存器。
注意，通过晶体管AT1连接在反相锁存器的第一数据节点与位线BL之间。
还要注意，对于图10的实施例，第一层L1与有源层102相邻，第二层L2与第一沟道硅层200相邻。
如图9和10所示，对于具有两层叠置单端口SRAM单元的实施例，可以采用MOS晶体管的形式，在下层中实现下拉和通过晶体管。因此，由于通过晶体管的尺寸增加而引起单元比率(cell ratio)增加，并且通过确保设计规则余度，可以预期到整体性能的改善。此外，因为上拉晶体管放置在第二层中，所以比起常规平面布局的单元，这种单元的尺寸减小了。由于是单根位线，所以单元可以与其相邻存储单元共享位线。
这里，通过字线升压技术和二极管插入等方法，可以解决常规单端口SRAM单元的写操作中存在的问题。例如，如2003年5月27日授予Leonard R.Rockett的美国专利No.6,570,227中公开的，本领域熟知的是通过二极管插入来解决与写操作相关的问题。在该文献中，PN二极管连接在第一数据节点与第二反相器的晶体管的栅极之间。通过在写1操作期间将PN二极管反向偏置，解决了与数据1的写操作相关的问题。
图11是使用图7的叠置型5T CMOS SRAM单元的存储单元阵列的等效电路图，图12是使用图9的叠置型5T CMOS SRAM单元的存储单元阵列的等效电路图。
首先参考图11，应该注意，位于左侧和右侧的存储单元共享单根位线BL，该位线BL与图7的BL相同地工作。注意，编号为1和2的器件是与图7的下拉晶体管PD1和PD2相对应的下拉晶体管，编号为3和4的器件是与图7的上拉晶体管PU1和PU2相对应的上拉晶体管，编号为5的器件是通过晶体管AT1。
参考图12，与图9所示的结构相同，位于左侧和右侧的存储单元共享位线BL。因此，编号为10的器件是与图9的通过晶体管AT1相对应的通过晶体管，编号为6和7的器件是与图9的下拉晶体管PD1和PD2相对应的下拉晶体管。相似地，编号为8和9的器件是与图9的上拉晶体管PU1和PU2相对应的上拉晶体管。
通过使用与图11和12一致的叠置型存储单元，单元尺寸减小到常规六晶体管存储单元的1/3，从而允许密度非常高的存储系统。换言之，通过将存储器的晶体管放置到多个层中，平均存储单元尺寸减小了2到3倍。
图13和14示出了根据本发明的、与叠置型5T CMOS SRAM单元的单元阵列配置有关的字线和位线的布局示例。
首先参考图13，示出了电源线45和47与共享位线40放置在相同层，并与之平行的结构。这里，可以看出，字线WL1到WL4放置在共享位线40的下面，并与之垂直。电源线45和47可以是电源电压线和/或地线。共享位线40可以通过位线接触BC1和BC2与存储单元的通过晶体管的漏极相连。
接着参考图14，示出了电源线47与共享位线42和44放置在相同层，并与之平行的结构。这里，可以看出，字线WL1和WL2放置在共享位线42和44的下面，并与之垂直。与图13一样，放置在共享位线42和44之间的电源线46可以是电源电压线和/或地线。共享位线42和44各自通过位线接触BC1和BC2与存储单元内的通过晶体管的漏极相连。
根据本发明的上述叠置存储单元结构，由于叠置型结构中只有一个通过晶体管，所以相比于常规六晶体管单元，单元尺寸可以进一步减小，通过晶体管的驱动性能可以得到改善。因此，当使用叠置型五晶体管存储单元构造存储单元阵列时，也获得了与相邻存储单元共享位线的单元阵列结构，从而可以实现半导体存储器芯片的高密度集成。
通过优选的典型实施例描述了本发明。但是，要理解，本发明的范围不限于所公开的实施例。相反，本发明的范围意在包括本领域技术人员使用当前已知或未来技术所能够获得的多种修改和可选布局及其等效物。因此，权利要求的范围应该视为范围最广的解释，以涵盖所有的此类修改和相似布局。
Claims (17)
1.一种叠置存储单元，用在高密度静态随机存取存储器中，所述叠置存储单元包括：
第一下拉晶体管和第二下拉晶体管，都形成在第一层中；
第一上拉晶体管和第二上拉晶体管，都形成在位于第一层之上的第二层中，其中第一和第二上拉晶体管分别与第一和第二下拉晶体管相连，以形成反相锁存器；以及
通过晶体管，连接在第二下拉晶体管的栅极与位线之间，并且形成在位于第一层或第二层之上的第三层中。
2.根据权利要求1所述的叠置存储单元，其中位线是单根位线。
3.根据权利要求1所述的叠置存储单元，其中第一层是半导体衬底。
4.根据权利要求3所述的叠置存储单元，其中第二和第三层中的任何一层是通过选择性外延生长(SEG)而形成的沟道硅层。
5.一种叠置存储单元，用在高密度静态随机存取存储器中，所述叠置存储单元包括：
第一下拉晶体管和第二下拉晶体管，都形成在第一层中；
第一上拉晶体管和第二上拉晶体管，都形成在位于第一层之上的第二层中，其中第一和第二上拉晶体管分别与第一和第二下拉晶体管相连，以形成反相锁存器；以及
通过晶体管，连接在第一下拉晶体管的栅极与位线之间，并且形成在第一层中。
6.根据权利要求5所述的叠置存储单元，其中位线是单根位线。
7.根据权利要求5所述的叠置存储单元，其中第一层是半导体衬底。
8.根据权利要求3所述的叠置存储单元，其中第二层是通过选择性外延生长(SEG)而形成的硅层。
9.一种叠置存储单元，用在高密度静态随机存取存储器中，所述叠置存储单元包括：
第一下拉晶体管和第二下拉晶体管，都形成在第一层中；
第一上拉晶体管和第二上拉晶体管，都形成在位于第一层之上的第二层中，其中第一和第二上拉晶体管分别与第一和第二下拉晶体管相连，以形成反相锁存器；以及
通过晶体管，形成在位于第二层之上的第三层中，并且连接在反相锁存器的第一数据节点与位线之间。
10.根据权利要求9所述的叠置存储单元，其中位线是单根位线，从而每一个存储单元只存在一根位线。
11.根据权利要求8所述的叠置存储单元，其中第一层是形成在半导体衬底中的P型阱。
12.根据权利要求11所述的叠置存储单元，其中第二和第三层是通过选择性外延生长(SEG)而形成的沟道硅层。
13.一种五晶体管(5T)互补金属氧化物半导体(CMOS)静态随机存取存储(SRAM)单元，其中，通过单根位线写入状态1或0，所述五晶体管互补金属氧化物半导体静态随机存取存储单元包括：
第一反相器，具有第一上拉晶体管和第一下拉晶体管，所述第一上拉晶体管和第一下拉晶体管串联在电源电压与地之间，以形成第一上拉与下拉晶体管之间的第一数据节点；
第二反相器，具有第二上拉晶体管和第二下拉晶体管，所述第二上拉晶体管和第二下拉晶体管串联在电源电压与地之间，以形成第二上拉与下拉晶体管之间的第二数据节点；以及
通过晶体管，连接在第一反相器的栅极与单根位线之间，并通过栅极接收字线信号，
其中第一下拉晶体管、第二下拉晶体管和通过晶体管形成在第一导电层中，第一上拉晶体管和第二上拉晶体管形成在位于第一导电层之上的第二导电层中。
14.根据权利要求13所述的五晶体管互补金属氧化物半导体静态随机存取存储单元，其中施加到通过晶体管的栅极的字线信号具有比电源电压高的升压电压电平。
15.根据权利要求13所述的五晶体管互补金属氧化物半导体静态随机存取存储单元，还包括电源线，所述电源线包括沿与位线相同的方向、放置在每个存储单元中的金属层。
16.一种叠置存储单元阵列，用在高密度静态随机存取存储器中，所述叠置存储单元阵列包括：
第一存储单元，包括全部形成在第一层中的三个晶体管，即第一下拉晶体管、第二下拉晶体管和第一通过晶体管，以及都形成在位于第一层之上的第二层中的两个晶体管，即第一上拉晶体管和第二上拉晶体管；
第二存储单元，包括全部形成在第一层中的三个晶体管，即第三下拉晶体管、第四下拉晶体管和第二通过晶体管，以及都形成在第二层中的两个晶体管，即第三上拉晶体管和第四上拉晶体管；
位线，与第一通过晶体管的漏极和第二通过晶体管的漏极共同相连；以及
第一字线和第二字线，独立地与第一和第二通过晶体管的栅极相连。
17.一种用于制造叠置型单端口静态随机存取存储(SRAM)单元的方法，所述方法包括：
以单或双叠置单元结构，形成具有一个或多个下拉晶体管、一个或多个上拉晶体管和单个存取晶体管的静态随机存取存储单元；以及
形成单根位线，而无需形成具有互补关系的位线。
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